Sechs primäre Leckagemechanismen in MOS-Transistoren verstehen

Leckstrom kann erheblich zur Leistungsdissipation beitragen, besonders wenn Devices auf niedrigere Threshold-Spannungen skaliert werden. Im Folgenden untersuchen wir die sechs häufigsten Leckagepfade in modernen MOS-Transistoren.

Bei Kurzkanal-MOSFETs dominieren folgende Leckagemechanismen:

• Reverse-Bias p-n Junction Leakage
• Subthreshold Leakage
  • Drain-Induced Barrier Lowering (DIBL)
  • Threshold-Voltage Roll-Off
  • Temperaturabhängigkeit
• Gate-Oxide Tunneling (Direct und Fowler-Nordheim)
• Hot-Carrier Injection in das Gate-Oxid
• Gate-Induced Drain Lowering (GIDL)
• Punch-Through Leakage

Vertrautheit mit grundlegender MOSFET-Funktionsweise hilft, die Nuancen jedes Mechanismus zu verstehen.

1. Reverse-Bias p-n Junction Leakage

Im Normalbetrieb sind die Drain-Source- und Substrat-Junctions eines MOSFET reverse-biased. Leckage in diesen Junctions entsteht durch Minority-Carrier Drift/Diffusion und Avalanche-Generierung. Ihre Größe hängt von Dotierungskonzentration und Junction-Fläche ab. In stark dotierten Bereichen wird Band-to-Band Tunneling (BTBT) zum dominanten Leckagepfad, besonders bei elektrischen Feldern über 10⁶ V/cm.

Abbildung 1. Band-zu-Band-Tunneling in einer reverse-biased p-n Junction eines MOS-Transistors. Quelle: K. Roy et al., „Leakage current mechanisms and leakage reduction techniques in deep-submicrometer CMOS circuits“, IEEE Proc., Vol. 91, No. 2, Feb 2003.

2. Subthreshold Leakage

Wenn die Gate-Spannung unter der Threshold-Spannung (V_th) liegt, aber über Null, arbeitet der Transistor im Weak-Inversion-Bereich. Minority Carrier existieren noch, und für |V_DS| > 0,1 V fällt die gesamte Spannung über die Drain-Substrat-Junction, was zu einem diffusionsdominierten Strom führt.

Drain-Induced Barrier Lowering (DIBL)

Bei Kurzkanal-Devices überlappen sich die Depletion-Regionen von Drain und Source, was die Potentialbarriere an der Source senkt. Dies erlaubt Carrier-Injection in den Kanal, selbst wenn V_GS < V_th, und erhöht den Subthreshold-Leckstrom. DIBL ist bei hohen Drain-Spannungen ausgeprägter.

Threshold-Voltage Roll-Off

Kanalverkürzung reduziert V_th, weil Depletion-Regionen weiter in den Kanal ragen und die für Inversion benötigte Gate-Spannung effektiv verringern. Niedrigeres V_th amplifiziert Subthreshold-Strom direkt, der grob als 1/V_th skaliert.

Temperaturabhängigkeit

Erhöhte Temperaturen senken V_th und erhöhen die thermische Geschwindigkeit der Carrier, was zu höherem Subthreshold-Leckstrom führt. Designer müssen diesen Effekt bei der Spezifikation von Temperaturmargen berücksichtigen.

3. Gate-Oxide Tunneling Leakage

Ultra-dünne Gate-Oxide (≤ 1,5 nm) erzeugen elektrische Felder, die stark genug sind, damit Elektronen vom Substrat zum Gate und umgekehrt tunneln. Zwei primäre Tunneling-Mechanismen existieren:

• Fowler-Nordheim Tunneling – Elektronen durchqueren eine dreieckige Barriere.
• Direct Tunneling – Elektronen durchqueren eine trapezförmige Barriere.

Abbildung 2. Energiebanddiagramme eines MOS-Transistors in Flat-Band (a), positiver Gate-Bias (b) und negativer Gate-Bias (c) Bedingungen.

Abbildung 3. (a) Fowler-Nordheim-Tunneling durch dreieckige Barriere; (b) Direct Tunneling durch trapezförmige Barriere.

4. Hot-Carrier Injection

In der Nähe der Source-Channel-Junction können hohe elektrische Felder Carrier auf Energien beschleunigen, die den Si/SiO₂ Band-Offset übersteigen. Diese heißen Carrier überschreiten das Interface in das Gate-Oxid, was zu einem graduellen Leckstrom-Anstieg und schließlich Device-Degradation führt.

Abbildung 4. Energiebanddiagramm, das Hot-Carrier-Injection vom Kanal in das Gate-Oxid illustriert.

5. Gate-Induced Drain Lowering (GIDL)

In einem NMOS auf p-typem Substrat akkumuliert eine negative Gate-Spannung Löcher am Gate-Oxid-Interface, was die Oberfläche effektiv stärker dotiert. Dies erzeugt eine dünne Depletion-Region entlang der Drain-Substrat-Schnittstelle, was das elektrische Feld erhöht. Das hohe Feld löst Avalanche-Multiplikation und BTBT aus, generiert Minority Carrier, die in den Substrat getrieben werden und zum Leckstrom addieren.

Abbildung 5. (a) Dünne Depletion-Region an der Drain-Substrat-Schnittstelle; (b) GIDL-Stromfluss via Avalanche- und BTBT-Mechanismen.

6. Punch-Through Leakage

Wenn sich die Depletion-Regionen von Drain und Source vollständig überlappen, kollabiert die Potentialbarriere zwischen ihnen. Dieser Punch-Through-Effekt erlaubt Carriern von der Source, direkt in den Substrat zu traversieren und potenziell den Drain zu erreichen, was einen signifikanten Leckagepfad schafft.

Das Verständnis dieser sechs Leckagemechanismen ist essenziell für das Design von Low-Power, High-Performance MOS-Devices. Für weitere Diskussionen hinterlassen Sie gerne einen Kommentar unten.