AC/DC Datenerfassung optimieren: ADC-Herausforderungen mit Continuous-Time Sigma-Delta Technologie meistern

Sampling-Phänomene in Analog-to-Digital Convertern (ADCs) induzieren die Probleme von Aliasing und kapazitivem Kickback, und um diese zu lösen, nutzen Designer Filter und Treiberverstärker, die ihre eigenen Challenges einführen. Dies macht das Erreichen von Precision DC und AC Performance in Medium Bandwidth Applikationsbereichen zur Herausforderung, und Designer enden damit, Systemziele zu traden.

Dieser Artikel beschreibt Continuous-Time Sigma-Delta (∑-Δ) ADCs, die die Sampling-Probleme inhärent und dramatisch lösen, indem sie Signal Chains vereinfachen. Sie entfernen die Notwendigkeit für Antialiasing-Filter und Buffer, und lösen Signal Chain Offset Errors und Drift Issues, die mit zusätzlichen Komponenten assoziiert sind. Diese Benefits schrumpfen Solution Size, erleichtern Solution Design, und verbessern Phase Matching und Overall Latency des Systems. Der Artikel zieht auch Vergleich mit Discrete-Time Convertern und highlightet System Benefits sowie Constraints der Continuous-Time Sigma-Delta ADCs.

Sampling Fundamentals

Digitization von Data involviert die zwei fundamentalen Prozesse Sampling und Quantisierung, wie in Abbildung 1 gezeigt. Sampling ist der erste Schritt, worin ein kontinuierlich zeitvariierendes analoges Signal x(t) in ein diskret-zeitliches Signal x(n) mittels Sampling Frequenz fS konvertiert wird. Das Resultat ist gleichmäßig getrennt durch eine Periode von 1/TS (fS = 1/TS).

Der zweite Schritt ist Quantisierung, die den Wert dieser diskret-zeitlichen Samples auf einen der endlichen möglichen Werte approximiert und in Digital Code repräsentiert, wie in Abbildung 1 gezeigt. Diese Quantisierung auf eine endliche Menge an Werten führt zu Fehlern in der Digitization, genannt Quantisierungsrauschen.

Der Sampling-Prozess resultiert auch in Aliasing, worin wir Foldback von Input Signals und deren Harmonics um Sample-and-Hold Clock Frequency sehen. Das Nyquist Kriterium erfordert, dass die Sampling Frequenz mindestens doppelt so hoch ist wie die höchste Frequenz im Signal. Wenn die Sampling Frequenz weniger als das Doppelte der maximalen analogen Signalfrequenz ist, tritt ein Phänomen namens Aliasing auf.

Um die Implikationen von Aliasing in Time und Frequency Domain zu verstehen, betrachten wir zuerst den Fall einer Time Domain Repräsentation eines Single Tone Sine Wave, gesampelt wie in Abbildung 2 gezeigt. In diesem Beispiel ist die Sampling Frequenz fS nicht mindestens 2fa, sondern nur leicht über der analogen Input Frequenz fa, thus failing das Nyquist Kriterium. Beachten Sie, dass das Pattern der actual Samples eine aliased Sine Wave bei niedrigerer Frequenz gleich fS – fa produziert.

Die entsprechende Frequency Domain Repräsentation dieses Szenarios ist in Abbildung 3 gezeigt.

Die Nyquist Bandwidth ist definiert als Frequenzspektrum von DC bis fS/2. Das Frequenzspektrum ist in unendlich viele Nyquist Zones unterteilt, jede mit Breite 0,5fS. In der Praxis wird der ideale Sampler durch einen ADC gefolgt von einem FFT Prozessor ersetzt. Der FFT Prozessor liefert nur Output von DC bis fS/2; das sind die Signale oder Aliases, die in der ersten Nyquist Zone erscheinen.

Betrachten wir den Fall einer Single Frequency Sine Wave mit Frequenz fa, gesampelt bei Frequenz fS durch einen idealen Impulse Sampler (siehe Abbildung 1). Annahme: fS > 2fa. Der Frequency Domain Output des Samplers zeigt Aliases, oder Images, des Originalsignals um jedes Multiple von fS; das sind Frequenzen gleich | ± KfS ± fa|, K = 1, 2, 3, 4, etc.

Betrachten wir nun den Fall eines Signals außerhalb der ersten Nyquist Zone in Abbildung 3. Die Signalfrequenz ist nur leicht unter der Sampling Frequenz, corresponding zur in Abbildung 2 gezeigten Time Domain Condition. Beachten Sie, dass obwohl das Signal außerhalb der ersten Nyquist Zone ist, sein Image (oder Alias), fS – fa, hineinfällt. Zurück zu Abbildung 3: Es ist klar, dass wenn ein unerwünschtes Signal an einer der Image Frequenzen von fa erscheint, es auch bei fa auftreten wird, thereby producing eine spurious Frequency Component in der ersten Nyquist Zone.

Herausforderungen für Precision Performance bekämpfen

Für High Performance Applikationen müssen System Designer Quantisierungsrauschen, Aliasing und Switched Capacitor Input Sampling Issues, resultierend aus dem Sampling-Prozess, bekämpfen. Beide Typen von Precision ADCs – Successive Approximation Registers (SARs) und Sigma-Delta ADCs, am Markt verfügbar – sind designed using Switched Capacitor-based Sampling Techniques.

Quantisierungsrauschen

In einem idealen Nyquist ADC bestimmt die LSB Größe des ADCs das Quantisierungsrauschen, das zum Input addiert wird während Analog-to-Digital Conversion. Dieses Quantisierungsrauschen ist über die Bandbreite von fS/2 verteilt. Um Quantisierungsrauschen zu bekämpfen, ist die erste Technik Oversampling: Sampling des Input Signals bei weit höherer Rate als Nyquist Frequenz, um Signal-to-Noise Ratio (SNR) und Resolution (ENOB) zu erhöhen. Beim Oversampling wird die Sampling Frequenz auf N-mal die Nyquist Frequenz (2 × fIN) gewählt, und als Resultat muss sich dasselbe Quantisierungsrauschen nun über N-mal Nyquist Frequenz verteilen. Dies relaxed auch Requirements auf den Antialiasing Filter. Oversampling Ratio (OSR) ist definiert als fS/2fIN, wo fIN die Signal BW of Interest ist. Als General Guideline liefert Oversampling des ADCs um Faktor vier ein zusätzliches Bit Resolution, oder 6 dB Increase in Dynamic Range. Erhöhung der OSR resultiert in overall reduziertem Rauschen und Dynamic Range (DR) Improvement durch Oversampling ist ΔDR = 10log10 OSR in dB.

Oversampling wird inhärent zusammen mit integriertem Digital Filter und Decimation Functionality genutzt und implementiert. Der Basic Oversampling Modulator in Sigma-Delta ADC shaped das Quantisierungsrauschen so, dass der Großteil außerhalb der Bandwidth of Interest auftritt, resulting in increased Overall Dynamic Range bei Low Frequencies, wie in Abbildung 4 gezeigt. Der Digital Low-Pass Filter (LPF) entfernt dann das Quantisierungsrauschen außerhalb der Bandwidth of Interest, und der Decimator reduziert die Output Data Rate zurück auf Nyquist Rate.

Noise Shaping ist die andere Technik zur Reduktion von Quantisierungsrauschen. In Sigma-Delta ADCs wird ein Low Resolution Quantizer (ein Bit bis fünf Bits) inside a Loop nach dem Loop Filter genutzt. Ein DAC wird als Feedback genutzt, um das quantisierte Signal vom Input zu subtrahieren, wie in Abbildung 5 gezeigt.

Der Integrator summiert den Quantisierungsfehler kontinuierlich auf, resulting in Shaping des Quantisierungsrauschens zu höheren Frequenzen, welches dann mittels Digital Filter gefiltert werden kann. Abbildung 6 illustriert die Power Spectral Density (PSD) des Output x[n] eines typischen Sigma-Delta ADCs. Der Noise-Shaping Slope hängt vom Order des Loop Filters H(z) (siehe Abbildung 11) ab und ist (20 × n) dB/decade, wo n der Order des Loop Filters ist. Der Sigma-Delta ADC erreicht High Resolution In-Band durch Kombination von Noise Shaping und Oversampling. In-Band Bandwidth gleich fODR/2 (ODR steht für Output Data Rate). Höhere Resolution kann durch Erhöhung des Loop Filter Orders oder Erhöhung der OSR erzielt werden.

Aliasing

Um Aliasing in High Performance Applikationen zu bekämpfen, werden Higher Order Antialiasing Filter genutzt, um jeglichen Foldback zu vermeiden. Ein Antialiasing Filter ist ein Low-Pass Filter, der das Input Signal band-limitiert und sicherstellt, dass keine Frequenzkomponente im Signal jenseits der Bandwidth of Interest existiert, die zurückfalten kann. Die Filter Performance hängt davon ab, wie nah das Out-of-Band Signal an fS/2 ist, und der benötigten Attenuation.

Für SAR ADCs ist der Gap zwischen Input Signal BW und Sampling Frequenz nicht riesig, hence brauchen wir einen Higher Order Filter, der ein komplexes, Higher Order Filter Design mit mehr Power und mehr Distortion verlangt. Beispiel: Wenn ein 200 kSPS Sampling Speed SAR ein Input BW von 100 kHz hat, muss der Antialiasing Filter Input Signal >100 kHz rejecten, um sicherzustellen, dass kein Aliasing auftritt. Dies erfordert einen sehr High Order Filter. Abbildung 7 zeigt die steile Kurvenforderung.

Wird eine Sampling Speed von 400 kSPS gewählt, um den Filter Order zu relaxen, ist Rejection für >300 kHz Input Frequenz nötig. Erhöhung der Sampling Speed erhöht Power, und für Double Speed würde Power auch verdoppelt. Weiteres Oversampling auf Kosten von Power relaxed Antialiasing Filter Requirement weiter, da Sampling Frequenz weit höher als Input BW ist.

In Sigma-Delta ADCs wird Input bei weit höherer OSR oversampled, so dass Antialiasing Filter Requirement relaxed ist, da Sampling Frequenz weit höher als Input BW, wie in Abbildung 8 gezeigt.

Abbildung 9 gibt eine Idee der AAF Komplexität für SAR und Discrete-Time Sigma-Delta (DTSD) Architekturen. Nehmen wir -3 dB Input Bandwidth von 100 kHz, um 102 dB Attenuation bei Sampling Frequenz fS zu erreichen, wird ein Second-Order Antialiasing Filter für DTSD ADC benötigt, während gleiche Attenuation bei fS einen Fifth-Order Filter mit SAR ADC erfordert.

Für Continuous-Time Sigma-Delta (CTSD) ADC ist die Attenuation inhärent, so dass wir keinen Antialiasing Filter brauchen.

Diese Filter können Pain Point für System Designer sein, und sie müssen sie für Droop in der Band of Interest optimieren und so viel Rejection wie möglich bereitstellen. Sie fügen auch viele andere Errors wie Offset, Gain, Phase Error und Noise zum System hinzu, thus reducing dessen Performance.

Auch sind High Performance ADCs differential in Natur, so brauchen wir doppelte Anzahl an Passive Components. Um besseres Phase Matching in Multichannel Applikationen zu bekommen, müssen alle Components in der Signal Chain gut matchen. Als Resultat werden Components mit engeren Toleranzen benötigt.

Switched Capacitor Input

Switched Capacitor Input Sampling relies auf Settling Time von sampled Input auf einen Capacitor, creating Demand für Charging/Discharging Transient Current wenn der Sampling Switch turned ON/OFF wird. Dies wird Kickback auf dem Input genannt und ruft nach einem Input Driving Amplifier, der diese Transient Currents supporten kann. Auch muss der Input am Ende der Sampling Time settled sein, und die Akkuratesse des gesampelten Inputs bestimmt die Performance des ADCs, implying dass der Driving Amplifier schnell nach dem Kickback Event settlen muss. Dies führt zur Notwendigkeit eines High Bandwidth Drivers, der Fast Settling supporten und den Kickback der Switched Capacitor Operation absorbieren kann. In Switched Capacitor Inputs, wann immer Sampling ON ist, muss der Driver sofort Charge für den Hold Capacitor liefern. Dieser plötzliche Current Surge kann nur in Time provided werden, wenn der Driver ausreichend Bandwidth Capabilities hat. Aufgrund der Parasitics des Switches wird es Kickback auf dem Driver zum Sampling Zeitpunkt geben. Wenn der Kickback nicht vor dem nächsten Sampling settlet, resultiert ein Error der gesampelt wird, thus corrupting den ADC Input.

Abbildung 10 zeigt Kickback auf dem DTSD ADC. Wenn beispielsweise Sampling Frequenz 24 MHz ist, muss das Data Signal innerhalb 41 ns settlen. Da die Reference auch ein Switched Capacitor Input ist, wird auch ein High Bandwidth Buffer auf dem Reference Input Pin benötigt. Diese Input Signal und Reference Buffers addieren zu Noise und droppen Overall Performance der Signal Chain. Weiterhin fügen Distortion Components vom Input Signal Driver (around S&H Frequency) weiteren Antialiasing Requirements hinzu. Auch mit Switched Capacitor Inputs resultieren Änderungen in Sampling Speed in varying Input Current. Dies könnte Retuning des Systems für Reduktion von Gain Error generiert im Driver oder Preceding Stage beim Driving des ADCs resultieren.

Continuous-Time Sigma-Delta ADC

Ein CTSD ADC ist eine alternative Sigma-Delta ADC Architektur, die Vorteile von Prinzipien wie Oversampling und Noise Shaping nutzt, aber eine alternative Means der Sampling Operation implementiert, die signifikante System Benefits liefert.

Abbildung 11 zeigt Vergleich einer DTSD Architektur und CTSD Architektur. Wie wir in der DTSD Architektur sehen, wird Input vor dem Loop gesampelt. Der Loop Filter H(z) ist diskret in Zeit und implemented using Switched Capacitor Integrators. Der Feedback DAC ist auch Switched Capacitor-based. Da Sampling am Input ist, was Aliasing Problem von f_S resultiert, wird ein zusätzlicher Antialiasing Filter auf dem Input vor Sampling benötigt.

CTSD hat keinen Sampler am Input. Vielmehr wird am Quantizer inside the Loop gesampelt. Der Loop Filter ist jetzt Continuous-Time using Continuous-Time Integrators, und so ist auch der Feedback DAC. Ähnlich wie Quantisierung shaped wird, wird Aliasing due to Sampling auch shaped. Dies resultiert in einem almost Non-Sampling ADC, making eine Klasse für sich.

Die Sampling Frequenz des CTSD ist fixed, im Gegensatz zu DTSD wo Sampling Frequenz des Modulators leicht scaled werden kann. Auch sind CTSD ADCs bekannt dafür, weniger tolerant zu Jitter als Switched Capacitor Equivalents zu sein. Off-the-Shelf Crystal oder CMOS Oscillators liefern Low Jitter Clocks zu ADCs lokal, was hilft, Low Jitter Clock über Isolation zu vermeiden und EMC zu reduzieren.

Die zwei primären Benefits von CTSD sind die inhärente Alias Rejection und die Resistive Inputs für Signals und Reference.

Inhärentes Antialiasing

Das Verschieben des Quantizers inside the Loop resultiert in inhärenter Alias Rejection. Wie in Abbildung 12 gezeigt, passes das Input Signal durch den Loop Filter bevor es gesampelt wird, und der Foldback (Alias) Error, eingeführt am Quantizer, sieht auch diesen Filter. Signal und Alias Error sehen dieselbe Noise Transfer Function wie der Sigma-Delta Loop, und beide haben ähnliches Noise Shaping wie Quantisierungsrauschen in Sigma-Delta Architekturen. Thus rejected die Frequency Response des CTSD Loops natürlich Input Signals um Integer Multiples der Sampling Frequenz, acting als Antialiasing Filter.

Resistiver Input

Resistive Inputs auf Signal und Reference Inputs machen es einfacher zu drive als Sample-and-Hold Konfigurationen. Mit konstanten Resistive Inputs gibt es keinen Kickback und der Driver kann komplett entfernt werden. Der Input ist Distortion Free, wie in Abbildung 13 gezeigt. Und da Input Resistance konstant ist, wird Retuning des Systems für Gain Errors auch eliminiert.

Analoge Inputs können bipolar sein, obwohl der ADC Unipolar Supply hat. Dies kann die Notwendigkeit für Level Shifting von Bipolar Front End zum ADC entfernen. Die DC Performance des ADCs mag nicht dieselbe sein wie der Input Resistor jetzt Input Common-Mode Dependent Current sowie Input Current hat.

Der Reference Load ist auch resistiv, was Switching Kickback reduziert, hence separater Reference Buffer nicht required. Der Resistor für Low-Pass Filter kann On-Chip gemacht werden, so dass er zusammen mit On-Chip Resistive Load tracken kann (da sie same Material sein könnten), für reduzierten Gain Error Temperature Drift.

CTSD Architektur ist nicht neu, aber Megatrends in Industrial und Instrumentation Markets demand DC und AC Precision Performance bei höheren Bandbreiten. Zudem bevorzugen Kunden Single Platform Design, das die meisten ihrer Solutions catered, um Time to Market zu reduzieren.

CTSD Architektur war Choice in breitem Set von Applikationen von High Performance Audio bis Cellular Handset RF Front End aufgrund zahlreicher Advantages über andere ADC Types. Benefits umfassen größere Amenability zu Integration und Low Power Consumption, aber auch, und möglicherweise wichtiger, weil CTSD Nutzung eine Anzahl signifikanter System-Level Probleme löst. Aufgrund technologischer Shortcomings war CTSD Nutzung zuvor limitiert auf relative Audio Frequency/Bandwidth und Lower Dynamic Range. Daher waren High Performance Nyquist Rate Converters wie Successive Approximation ADCs und Oversampled DTSD Converters die Mainstream Solution für Precision, High Performance/Medium Bandwidth Applikationen.

Jedoch haben kürzliche Technology Breakthroughs viele Limitations überwunden. Beispielsweise unterstützt der AD7134 von Analog Devices High Precision DC bis 400 kHz Bandwidth ADC basierend auf CTSD, der substantially höhere Performance Specs erreicht, während er DC Accuracy liefert und in Turn Solution für eine Anzahl wichtiger System-Level Probleme in High Performance Instrumentation Applikationen enabled. Der AD7134 integriert auch einen Asynchronous Sample Rate Converter (ASRC), der Data bei variable Data Rates derived von der Fixed Sampling Speed des CTSD bereitstellt. Die Output Data Rate kann unabhängig von Modulator Sampling Frequenz sein und kann erfolgreiche Nutzung von CTSD ADCs für unterschiedliche Granular Throughputs enable. Die Flexibilität, Output Data Rate auf granular Level zu ändern, ermöglicht auch Users Coherent Sampling.

Inhärente Alias Rejection entfernt Notwendigkeit für Antialiasing Filter, resulting in weniger Components und kleinerer Solution Size. Wichtiger: Performance Issues, die mit Antialiasing Filter kommen – Droop, Errors wie Offset, Gain, Phase Error, und Noise im System – sind nicht mehr present. Ein Antialiasing Filter fügt auch signifikant zur Overall Latency in der Signal Chain hinzu, depending upon Rejection Needed. Removal des Filters entfernt diesen Delay komplett, enabling Precision Conversion in Noisy Digital Control Loop Applikationen.

Ohne Antialiasing Filter auf System Level kann Phase Matching in Multichannel Systemen vastly verbessert werden. Dies ist especially useful in Applikationen demanding Low Channel-to-Channel Mismatch wie Vibration Monitoring, Power Measurements, Data Acquisition Modules, und Sonar. Wegen ihrer inhärenten Filtering Action sind CTSD ADCs auch immune zu jeglicher Art von Interference auf System Level, als auch from within der IC selbst. In DTSD ADCs und SAR ADCs muss Care taken werden, dass weniger Interference beim ADC Sampling ist. Auch wäre Immunität von Interference auf Power Supply Lines aufgrund der inhärenten Filtering Action. Mit konstanten Resistiven Analog Inputs und Reference Inputs kann Driver Requirement komplett entfernt werden. Wiederum adressiert dies Performance Concerns wie Errors wie Offset, Gain, Phase Error, und Noise zum System sind nicht mehr da.

Der Struggle, Precision Performance zu erreichen, ist minimal, da die Anzahl der Designed Elements signifikant reduziert ist. Dies resultiert in Faster Design Time, Faster Time to Market für Kunden, Easier BOM Management, und Reliability. Removal von Antialiasing Filter, Driver, und Reference Buffer wird System Board Area signifikant reduzieren. Ein Instrumentation Amplifier kann direkt den ADC drive. Beispielsweise mit dem AD7134, da es Differential Input Only ADC ist, kann ein Differential In-Amp wie der LTC6373 als Driver genutzt werden. Der Vergleich in Abbildung 14 zeigt Signal Chain für Discrete-Time-Based Signal Chain und Continuous-Time-Based Signal Chain. Unser Experiment zeigt 70% Area Savings im Vergleich zu equivalent Discrete-Time-Based Signal Chain, making es Excellent Choice für High Density Multichannel Applikationen.

In Conclusion bietet dieser Ansatz signifikante System Size Reduction, vereinfacht Signal Chain Design, macht System robuster, und reduziert Overall Time to Market mit Easy Design-In ohne Trading irgendeiner Performance Parameter, die von Precision Instrumentation Applikationen demanded werden.

Referenzen

Kester, Walt. „MT-002: What the Nyquist Criterion Means to Your Sampled Data System Design.“ Analog Devices, Inc., 2009.

Pavan, Shanti. „Alias Rejection of Continuous-Time Δ∑ Modulators with Switched Capacitor Feedback DACs.“ IEEE Transactions on Circuits and Systems I: Regular Papers, Vol. 58, No. 2, February 2011.

Schreier, Richard and Gabor C. Temes. Understanding Delta-Sigma Data Converters. John Wiley and Sons, 2005.

Danksagungen

Der Autor möchte Abhilasha Kawle, Avinash Gutta und Roberto Maurino für ihre Unterstützung an diesem Artikel danken.