Custom Extensions in RISC‑V SoC Design entmystifiziert

Gespräche über Konfiguration eines Basisprozessors oder Hinzufügen Custom Extensions zur Auflösung Hardware-Software Design Trade-offs in SoC sind lange Eckpfeiler von RISC‑Vs Value Proposition. Aktuelle Artikel – wie A guide to accelerating applications with just-right RISC‑V custom instructions – highlighten tangiblen Nutzen offener ISA Extensions.

Heutige AI/ML SoCs constrained by Power, Performance, Die Area – machen ISA Extensions zu oft übersehenem, aber mächtigem Hebel für diese Demands.

Ein kürzliches Quantum Leap Solutions Webinar, RISC‑V Flexibility – The Power of Custom Extensions, zielte darauf ab, zu entmystifizieren, wie RISC‑V ISA für modernes SoC Design getailored werden kann. Session zog 100+ Attendees, featured Industry Expert Panel.

Discussion fokussierte: Wie modifizierte ISA Emerging Applications beschleunigt und wie Designer Extensions für RISC‑V Architektur evaluieren.

Moderiert von Mike Ingster, Founder/President Quantum Leap Solutions, Panelists:

• John Min, Director FAE Andes Technology
• Larry Lapides, VP Sales Imperas Software
• Taek Nam, Senior Application Engineer Mentor

Mike Ingster: Warum ist RISC‑V bessere Option für AI/ML Applications als andere CPU Architectures?

John Min: RISC‑V wurde conceived als AI Mainstream wurde, Vector Instruction Set designed mit AI/VR Workloads im Sinn.

Larry Lapides: In AI System mit Multiplex Array Heterogener Prozessoren – Architektur, die wir multiple Occasions implementiert gesehen haben – kann Designer Scalar und Vector Cores kombinieren. RISC‑V lässt Unnecessary Features strippen, während Vector Instructions kept werden – delivering Superior Price-Performance-Area (PPA).

Ingster: Können RISC‑V Cores mit Vector Extensions auch mit Custom Instructions extended werden?

Min: Ja. Typisches Beispiel: Vector Core, der Customer Extensions incorporiert für Extra Buffers, preventing Stalls due to Data Starvation.

Lapides: Beide Imperas und Andes haben Customers, die solche Custom Functions implemented haben für Enhanced Performance.

Ingster: In Multiprocessor Array – brauchen alle CPUs gleiche Config, oder können sie unterschiedliche Custom Instructions haben?

Lapides: Heterogene Prozessoren sind Common. Custom Instructions können across Cores variieren, sogar Base ISA kann differieren – ein Core supports Vector Instructions, anderer bleibt Scalar, enabling Interleaved Execution.

Min: In Multiplexed Array können sowohl CPUs als auch Simulatoren heterogen sein, enabling Efficient Multicore Simulation.

Ingster: Sehen Sie Server-Class RISC‑V Processor am Markt?

Min: Trajektorie klar: Higher Frequency, Wider Pipelines, Out-of-Order Execution, Massively Parallel Multicores. Diese Elemente erscheinen bereits in Next-Gen RISC‑V Cores für AI Enterprise Workloads.

Lapides: Historisch: RISC‑V startete mit 32/64-bit Proof-of-Concept SoCs. Vor ~2 Jahren Surge Security-focused und IoT SoCs. Heute: Application-Class Processors – 64-bit RISC‑V Cores running Real RTOS und Early Out-of-Order Pipelines. First Server-Class Chips erwartet innerhalb Next 2-3 Years.

Ingster: Können Custom Extensions Device Security und Lifecycle Management provide?

Min: Absolut. Custom Instruction kann Runtime Checks performen für Software Compatibility Enforcement, oder Dedicated Memory Port kann Critical Data isolieren – enhancing Security und Lifecycle Control.

Taek Nam: Designer können auch Tessent Embedded Analytics IP leveragen, um Security und Lifecycle Management direkt in SoCs mit Custom Extensions einzubetten.

Ingster: Warum ist RISC‑V Ansatz zu Custom Instructions anders als andere Vendors (ARC, Tensilica)?

Min: RISC‑Vs formaler Extension Mechanism erlaubt Custom Instructions, formal in Standard incorporated zu werden – klarer Path zu Broader Adoption.

Ingster: Wie kann Developer Custom Instructions mit Customers/Partnern teilen?

Min: Drei Optionen: Proprietary halten, an RISC‑V International zur Inclusion submitten (z. B. Andes DSP Extensions → P-Extensions), oder Intrinsics/Header Files sharen während Implementation unter NDA schützen.

Lapides: Custom Extension Model kann als Open Source oder Binary angeboten werden, oder als Instruction-Accurate Processor Model – facilitating Early Pre-Silicon Software Development.

Ingster: Werden Custom Extensions Compatibility Issues in RISC‑V Community führen?

Min: Proprietary Extensions bleiben Isolated; wenn Extension Widespread Use gewinnt, kann sie für Base ISA Inclusion proposed werden – preventing Fragmentation.

Ingster: Ist Vector Processor von Compiler in Current Version supported?

Min: RISC‑V Vector Extensions 0.8 sind Stable, supported by GCC und LLVM. Final Compiler Support folgt Official Spec Finalization.

Ingster: Wie werden Custom Extensions in Software Tool Chain supported?

Lapides: Designer embed Extensions in ihre RISC‑V Models, generieren Instruction-Set Simulators für Software Development. GCC und LLVM können extended werden für neue Instructions, Designer können Macro Implementations provide.

Ingster: Wie wird Compiler aware einer neu erstellten Custom Instruction?

Lapides: Software Team muss Instruction in Compiler Backend implementieren.

Min: Alternative: Instruction wie Library treaten – Header File und Optional Proprietary Implementation provide, minimizing Dev Effortながら Performance Gaining.

Ingster: Welche OSs supported auf RISC‑V, Android Support?

Lapides: Linux, Zephyr RTOS, andere Real-Time OS sind Primary Targets. Android nicht offiziell verified auf RISC‑V, aber Porting Efforts Underway. RISC‑V International Website listet alle Supported OSes.

Ingster: Wie werden Custom Extensions verified?

Lapides: Verification involves Adding Extensions zu RTL und Processor Model. Instruction-Set Simulators enable Early Software Validation.

Taek: Jüngster Kunde nutzte unser Embedded Analytics IP, um Performance Gains von Custom Instructions zu Trace und Quantify – confirming Benefits durch Data-Driven Validation.

Ingster: Wie viel Area Required für Embedded Analytics IP?

Taek: Typisch ~1 % des Die, depending on Configuration. Jedes Design Evaluated für Area Optimization while Delivering Maximum Value.

Diese Highlights drawn from Full Panel Discussion, hosted by Quantum Leap Solutions.