Integrierende (Single-Slope) ADCs: Prinzipien, Vorteile und Dual-Slope-Alternativen

Während Flash-ADCs in der Geschwindigkeit brillieren, kann ihre hohe Bauteilanzahl für viele Designs prohibitiv sein. Eine gängige Strategie zur Komplexitätsreduktion ersetzt den DAC-basierten Rampenverlauf eines Flash-ADC durch einen analogen Integrator und einen präzisen digitalen Zähler, was als Single-Slope oder integrierender ADC bekannt ist.

In dieser Architektur erzeugt ein Op-Amp-Integrator eine kontinuierliche Sägezahn-Welle. Der analoge Eingang wird von einem Hochgeschwindigkeitskomparator gegen diese Rampe verglichen. Der Moment, in dem der Komparatorausgang umschaltet, zeigt an, dass die Integratorspannung dem Eingang entspricht, und die verstrichene Zeit wird von einem Quarz-getakteten Zähler erfasst.

Das folgende Schema illustriert das Kern-Blockdiagramm:

Das Diagramm vereinfacht den IGFET-basierten Entladetransistor; in der Praxis sorgt eine an den Takt gekoppelte Latch-Schaltung dafür, dass der Kondensator vollständig entlädt, wenn der Komparator high geht.

Während einer Konvertierung ist der Komparatorausgang low, solange der Eingang die Integratorausgabe übersteigt. Der Integrator lädt den Kondensator linear auf, und der Zähler inkrementiert mit fester Taktrate. Wenn die Kondensatorspannung dem Eingang gleichkommt, kippt der Komparator auf high, verriegelt den Zählerwert in ein Schieberegister und triggert den IGFET zur Entladung des Kondensators auf null.

Sobald die Integratorspannung auf null zurückfällt, schaltet der Komparator wieder auf low, löscht den Zähler und ermöglicht den nächsten Konvertierungszyklus. Im Wesentlichen verhält sich der Single-Slope ADC wie ein Digital-Ramp-ADC, aber mit einer glatten Sägezahn-Referenz statt einer Stufenrampe.

Trotz Eliminierung des DAC leidet die Single-Slope-Architektur unter Kalibrierdrift. Da die Konvertierungsgenauigkeit von der exakten Übereinstimmung zwischen der Integratorsteigung (gesetzt durch –V_ref, R und C) und der Zähler-Taktrate abhängt, verschlechtert jede Drift in einem der Parameter die Leistung. Im Gegensatz zum Digital-Ramp-ADC, wo der Takt nur die Aktualisierungszeit beeinflusst, macht die Interdependenz von Integration und Zählen den Single-Slope-ADC anfällig für Alterung und Temperaturschwankungen.

Dennoch können die reduzierte Bauteilanzahl und das vereinfachte Layout für kostengünstige, niedrigleistungs-Anwendungen attraktiv sein.

Dieser ADC-Schaltkreis verhält sich sehr ähnlich wie der Digital-Ramp-ADC, mit dem Unterschied, dass die Komparator-Referenzspannung eine glatte Sägezahnwelle statt einer „Stufentreppe“ ist.

Dual-Slope-Wandler

Der Dual-Slope-ADC löst das Kalibrierdrift-Problem durch zwei Integrationsphasen. In der ersten Phase lädt der Integrator mit dem unbekannten Eingang für ein festes Zeitintervall, gemessen vom Zähler. In der zweiten Phase entlädt der Integrator mit einer bekannten Referenzspannung bei konstanter Rate; die Zeit, um zur Startspannung zurückzukehren, wird gezählt.

Das Verhältnis der beiden Zeitintervalle ergibt direkt den digitalen Wert, und da sowohl Integration als auch Zählung im selben Zyklus erfolgen, hebt sich jede Änderung der Taktfrequenz auf. Ein schnellerer Takt verkürzt die Festzeit-Phase, beschleunigt aber auch das Entlade-Zählen, sodass das Endergebnis unverändert bleibt.

Zudem macht die im Integrationsfenster inhärente Mittelung Dual-Slope-Wandler hochimmun gegen transientes Rauschen. Durch Aufsummieren des Eingangs über das Integrationsfenster werden Spitzen und Dips geglättet, weshalb Dual-Slope-ADCs in Präzisionsmessgeräten wie Multimetern und Energiemessern verbreitet sind.

Zusammenfassend bietet der Single-Slope-ADC ein einfacheres Design, die Dual-Slope-Architektur liefert jedoch überlegene Genauigkeit und Rauschtoleranz auf Kosten längerer Konvertierungszeit.

ZUGEHÖRIGES ARBEITSBLATT:

• Analog-zu-Digital-Wandlung Arbeitsblatt