Verilog Hallo Welt
Es ist immer am besten, mit einem sehr einfachen Beispiel zu beginnen, und keines erfüllt den Zweck am besten, außer "Hello World !".
// Single line comments start with double forward slash "//"
// Verilog code is always written inside modules, and each module represents a digital block with some functionality
module tb;
// Initial block is another construct typically used to initialize signal nets and variables for simulation
initial
// Verilog supports displaying signal values to the screen so that designers can debug whats wrong with their circuit
// For our purposes, we'll simply display "Hello World"
$display ("Hello World !");
endmodule
Ein module genannt tb ohne Input-Output-Ports fungieren als oberstes Modul für die Simulation. Die initial block startet und führt die erste Anweisung zum Zeitpunkt 0 Einheiten aus. $display ist eine Verilog-Systemaufgabe, die verwendet wird, um eine formatierte Zeichenfolge auf der Konsole anzuzeigen, und kann nicht in Hardware synthetisiert werden. Es wird hauptsächlich verwendet, um beim Testbench- und Design-Debugging zu helfen. In diesem Fall lautet die auf dem Bildschirm angezeigte Textnachricht „Hello World !“.
ncsim> run Hello World ! ncsim: *W,RNQUIE: Simulation is complete.
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