Schritt-für-Schritt-Anleitung: Erste FPGA-LED-Blink-Schaltung bauen Teil 1: VHDL- oder Verilog-Design In diesem Tutorial lernen Sie, wie Sie VHDL- und Verilog-Code erstellen, der eine LED mit einer benutzerdefinierten Frequenz ansteuert. Wählen Sie die Sprache, die am besten zu Ihrem Workflow passt

Projektvorstellung In diesem Artikel präsentiere ich ein VHDL-Modul, das eine zweistellige Zahl auf dem Pmod SSD: Seven-segment Display von Digilent anzeigt. Das Dual-7-Segment-Display ist kompatibel mit dem Pmod-Interface – Nutzung ohne Löten möglich. Es passt in den Pmod-Connector, Standard auf vi

* Dieser Artikel enthält einen Affiliate-Link für UpCloud VPS. Continuous Integration & Delivery für FPGA-Projekte Continuous Delivery und Continuous Integration sind agile Softwareentwicklungsmethoden, die den Zyklus zwischen Code-Änderung und Deployment verkürzen. Durch Automatisierung zur Ve

VHDL-Variablen im Simulations-Waveform sichtbar machen Modelsim bietet eine Möglichkeit, VHDL-Variablen während der Simulation anzuzeigen, macht es aber nicht gerade einfach. Im Objects-Fenster von Modelsim werden Variablen nie angezeigt. Modelsim Objects-Fenster, keine Variablen Variablen können a

Tutorial – Modelsim für Simulation, für Einsteiger Modelsim ist ein Programm von Mentor Graphics zur Simulation von VHDL- und Verilog-Designs. Es ist das am weitesten verbreitete Simulationsprogramm in Industrie und Ausbildung. Dieses Tutorial erklärt zunächst, warum Simulation wichtig ist, und zeig

Tutorial – Einführung in VHDL VHDL ist ein furchtbares Akronym. Es steht für VHSIC Hardware Description Language – ein Akronym im Akronym, großartig! VHSIC bedeutet Very High Speed Integrated Circuit. Ausgeschrieben ist VHDL also Very High Speed Integrated Circuit Hardware Description Language. Puh,

VHDL (VHSIC Hardware Description Language) ist eine spezialisierte Computersprache zur Modellierung, zum Entwurf und zur Verifikation digitaler integrierter Schaltungen. Im Gegensatz zu universellen Programmiersprachen wie Java oder C++ dient VHDL nicht dem Erstellen von Softwareanwendungen, sondern

VHDL und FPGA-Design können teuer erscheinen, aber Studierende haben Zugang zu Spitzentools ohne Kosten. Im Folgenden finden Sie eine Schritt-für-Schritt-Anleitung zur Installation von zwei der vertrauenswürdigsten VHDL-Tools – einem Industriestandard-Simulator und einem leichtgewichtigen, kostenlos

Beim Erlernen einer neuen Sprache ist das Ausgeben einer einfachen Nachricht der klassische Funktionstest. Das Meistern der Ausgabe von „Hello World!“ bestätigt, dass Ihre Umgebung korrekt eingerichtet ist und gibt einen ersten Einblick in die Kernsyntax der Sprache. VHDL ist eine Hardware-Beschreib

In unserem vorherigen Tutorial verglichen wir einen VHDL-Prozess mit einem Programm-Thread und führten das wait;-Statement ein, das einen Prozess unendlich anhält. Was aber, wenn ein Prozess für eine bestimmte Dauer pausieren soll? Entfernt man das wait; vollständig, meldet der Compiler einen Fehler

Im vorherigen Tutorial behandelten wir Zeitverzögerungen mit dem wait for-Statement und untersuchten Prozessschleifen. Nun konzentrieren wir uns auf ein zentrales VHDL-Konstrukt, das Code einmal ausführt und dann einen Block wiederholt, bis eine bestimmte Bedingung erfüllt ist: das loop-Statement. W

Im vorherigen Tutorial untersuchten wir, wie man mit dem loop-Statement eine Endlosschleife erstellt und sie mit exit verlässt. Was aber, wenn die Schleife eine bestimmte Anzahl von Durchläufen ausführen soll? Die For-Schleife ist die einfachste Lösung. Eine For-Schleife iteriert über einen festen B

Aufbauend auf unserer früheren Erkundung von for-Schleifen widmet sich dieses Tutorial der while-Schleife – einem mächtigen Konstrukt, das Iterationen basierend auf dynamischen Bedingungen statt eines festen Bereichs steuert. Die while-Schleife führt ihren Körper solange wiederholt aus, wie die ange

Testen Sie Ihre VHDL-Grundkenntnisse – Interaktives Quiz Teil 1 Glückwunsch zum Abschluss des ersten Kapitels unserer Basic-VHDL-Tutorial-Serie! Testen Sie Ihr Wissen mit diesem Quiz. Jede Frage festigt zentrale Konzepte und hilft Ihnen, Ihren Fortschritt zum VHDL-Experten einzuschätzen. 1. Was is

Im vorherigen Tutorial lernten wir, wie man eine Variable innerhalb eines Prozesses deklariert. Variablen eignen sich ideal für lokale algorithmische Arbeit, sind aber außerhalb dieses Prozesses nicht sichtbar. Wenn ein Wert mit anderen Teilen des Designs geteilt werden soll, verwendet man ein Signa

Im vorherigen Tutorial untersuchten wir die Unterschiede zwischen Signalen und Variablen in VHDL – Signale haben einen größeren Geltungsbereich als Variablen, die auf einen einzelnen Prozess beschränkt sind. Die nächste logische Frage ist, wie man mehrere Prozesse mithilfe von Signalen koordiniert.

Im vorherigen Tutorial nutzten wir einen bedingten Ausdruck mit dem Wait Until-Statement, um einen Prozess nur dann auszulösen, wenn zwei Zählersignale übereinstimmten. Was aber, wenn das Programm je nach unterschiedlichen Eingaben verschiedene Aktionen ausführen soll? Das If-Then-Elsif-Else-Konstru

In der professionellen VHDL-Entwicklung werden Prozesse üblicherweise über eine Sensitivity List (Empfindlichkeitsliste) gesteuert, nicht über wait-Anweisungen. Eine Sensitivity List führt alle Signale auf, die den Prozess bei einer Änderung reaktivieren sollen. Während wait on und wait until für S

In VHDL ist std_logic der Eckpfeiler für ein einzelnes Bit auf einer physischen Leitung. Im Gegensatz zum simplen integer aus früheren Tutorials bietet std_logic einen reicheren Wertevorrat, der reales digitales Signalverhalten genauer abbildet. Während ein digitaler Pin meist High (1) oder Low (0)

Der Typ std_logic_vector ist VHDLs Standard für Signalbusse. Während std_logic den Zustand einer einzelnen Leitung modelliert, erweitert std_logic_vector dies zu einem Array von Leitungen – ermöglicht Repräsentation mehrbitiger Busse. Im Gegensatz zum Einbit-std_logic ist std_logic_vector ein kompos