benutzerdefinierte eFPGA-Blöcke überladen Datenbeschleunigungssysteme

Ich interessiere mich schon lange für die Technologie von Achronix. Sie haben mein Interesse zum ersten Mal um 2004/2005 mit ihrer asynchronen FPGA-Struktur geweckt. Schließlich erreichte dies Geschwindigkeiten, die einem synchronen FPGA mit einer Taktrate von 2 GHz (wenn es ein solches Biest gäbe) entsprach, aber es war nur auf eine begrenzte Anzahl von algorithmischen und Datenflussanwendungen anwendbar.

Im Jahr 2013 brachte Achronix eine Familie von hochleistungsfähigen Standalone-FPGAs mit hoher Dichte namens Speedster auf den Markt, die sich auf gezielte Anwendungen konzentrierten. Das Produktportfolio von Achronix wurde 2016 um Speedcore erweitert, ein leistungsstarkes, eingebettetes FPGA (eFPGA).

FPGAs sind ideal für die Beschleunigung von datenintensiver künstlicher Intelligenz (KI) / maschinellem Lernen (ML), 5G-Wireless, Automotive ADAS, Rechenzentrums- und Netzwerkanwendungen. Eine Lösung besteht darin, ein eigenständiges FPGA wie einen Speedster in Verbindung mit einem eigenständigen Prozessor oder einem System-on-Chip (SoC) zu verwenden. Durch die Einbettung der Kern-FPGA-Struktur – dem eFPGA – in den SoC selbst kann jedoch eine viel höhere Leistung bei deutlich geringerem Stromverbrauch erreicht werden.

Im Fall von Speedcore haben SoC-Entwickler Zugriff auf eine Bibliothek vordefinierter Blöcke für Logik, DSP, BRAM und LRAM.

Diese Blöcke werden in Spalten dargestellt. Darüber hinaus können die Entwickler die gewünschte „Höhe“ (Anzahl der Blöcke in einer Spalte), „Breite“ (Anzahl der Spalten) und „Mix“ (Arten von Spalten) angeben. Einige Projekte können beispielsweise von mehr Logik und weniger DSP profitieren, während andere mehr DSP und Speicher benötigen.

Diejenigen, die auf der Softwareseite der Welt leben, sind es heute gewohnt, ihren Code zu profilieren, um Engpassfunktionen zu identifizieren, die sie dann verfeinern, um die höchstmögliche Leistung zu erzielen. Nun, Achronix bietet jetzt die gleiche Fähigkeit für diejenigen von uns, die auf der Hardwareseite des Zauns herumhängen.

Für Entwickler, die die höchstmögliche Leistung verlangen, bietet Achronix jetzt die Möglichkeit, benutzerdefinierte Speedcore-Blöcke zu erstellen. Diese benutzerdefinierten Blöcke werden von Achronix gemeinsam mit seinen Kunden durch eine detaillierte Architekturanalyse der Beschleunigungsworkloads definiert. Wiederholte Funktionen, die Leistungs- und/oder Bereichsengpässe darstellen, bieten ideale Kandidaten, die in benutzerdefinierte Speedcore-Blöcke gehärtet werden können.

Betrachten Sie als Beispiel eine YOLO-Objekterkennungsfunktion („you only look once“), die in einem fortschrittlichen Echtzeit-Objekterkennungs- und Identifikationssystem verwendet wird. In diesem Fall führte die Erstellung und Bereitstellung von benutzerdefinierten Speedcore-Blöcken, die DSP- und Speicherblöcke für die Matrixmultiplikation optimierten, zu einer erheblichen Reduzierung der Die-Größe.

Die Achronix ACE-Designtools unterstützen die benutzerdefinierten Speedcore-Blöcke von der Designerfassung über die Bitstream-Generierung bis hin zum System-Debugging genauso wie Speicher und DSP-Blöcke. Achronix erstellt für jeden benutzerdefinierten Speedcore-Block eine einzigartige GUI, die alle Konfigurationsregeln verwaltet. ACE enthält vollständige Timing-Details für alle Konfigurationen der benutzerdefinierten Speedcore-Blöcke, die es ermöglichen, Timing-basierte Place-and-Route für Designs abzuschließen. Nicht zuletzt können Entwickler auch den leistungsstarken integrierten SnapShot-Logikanalysator von ACE verwenden, um komplexe Trigger zu erstellen und Laufzeitsignale in Speedcore-Geräten anzuzeigen.

Weitere Informationen zu benutzerdefinierten Speedster-, Speedcore- und Speedcore-Blöcken finden Sie auf der Achronix-Website.