Cadence stellt Rapid-Performance Emulation & Prototyping für Billion-Gate SoC Verification vor

Cadence Design Systems präsentierte heute seine neuesten Emulations- und Prototyping-Plattformen – schnellste, höchste Performance für Pre-Silicon Hardware Debugging und Software Validation bei Billion-Gate SoC Designs.

Mit unified Compiler Interface und gemeinsamen Debug- und Testbench-Interfaces liefern die neuen Palladium Z2 Enterprise Emulation und Protium X2 Enterprise Prototyping Systeme doppelte Kapazität und 1,5-fache Performance ihrer Vorgänger. Die bahnbrechende modulare Compile-Technologie verarbeitet 10 Milliarden Gates in unter 10 Stunden auf Palladium Z2 und unter 24 Stunden auf Protium X2.

Zentral für die Palladium Z2 / Protium X2 Kombination ist das unified Compiler Interface: Ein Design, das für Palladium kompiliert, kompiliert und läuft auf Protium. Nahtlos integrierter Flow, unified Debug, geteilte virtuelle und physische Interfaces, gemeinsamer Testbench-Content ermöglichen schnelle Migration von Emulation zu Prototyping. Skalierbare Kapazität adressiert Mobile, Consumer und Hyperscale Computing Designs.

Cadences Paul Cunningham, SVP und GM System and Verification Group: „Pre-Silicon Verification avancierter SoC Designs erfordert Multi-Billion-Gate Kapazität mit highest Performance und rapid, predictable Debug. Unser neues dynamisches Duo erfüllt diese Anforderungen mit zwei eng integrierten Systemen: Palladium Z2 Emulation optimiert für rapid, predictable Hardware Debug und Protium X2 Prototyping optimiert für highest Performance Multi-Billion-Gate Software Validation. Wir sind begeistert vom starken Kundeninteresse und freuen uns auf Partnerschaft, um highest Verification Throughput auf ihren Designs zu erreichen.“

Frühe Kunden betonen Benefits des Common Front-End Verification Throughput. Bei Nvidia sagte Senior Director Hardware Engineering Narendra Konda: „Komplexität unserer High-End Graphics und Hyperscale Designs steigt jede Generation, während Time-to-Market Schedules straffer werden. Mit Common Front-End Flow in Cadence Palladium Z2 und Protium X2 optimieren wir Workload Distribution zwischen Verification, Validation und Pre-Silicon Software Bring-Up. Mit doppelter nutzbarer Kapazität, 50 % höherem Throughput und schnellerem modularem Compiler Turnaround validieren wir unsere sophisticated GPU und SoC Designs umfassend und on schedule.“

Bei Arm sagte Senior Director Design Services Tran Nguyen: „Best-in-class Emulation ist Schlüssel zu unserem Erfolg, Arm nutzt Emulation extensiv mit Simulation auf Arm-basierten Servern für höchsten Verification Throughput. Mit neuem Cadence Palladium Z2 System sehen wir bis zu 50 % Performance-Verbesserung und 2× Kapazitätsverbesserung für neueste Designs – powerful Pre-Silicon Capabilities für Next-Gen IP und Products.“

Wie Vorgänger sind Palladium Z2 und Protium X2 für Standard-Rack-Konfiguration gebaut, für Data Center Installation, Zugriff vom Ingenieursdesk. Beide handhaben viele Designs concurrent, je nach Kapazitätsbedarf. Granularität der Teilbarkeit: einzelner Chip im System. Beide skalieren so, dass jeder Chip parallel für diferentes Designs nutzbar:

• Palladium Z2 skaliert von 1 Chip mit 8 Mio. Gates bis 144 concurrent Jobs pro Rack. Oder 18,4 Mrd. Gates pro Rack bei Single Design. Beyond: bis 12 Racks für Single Design, skaliert bis 18,4 Mrd. Gates.
• Voller Protium X2 Rack: 60 FPGAs, Kunden laufen 60 Jobs parallel. Single FPGA ~40 Mio. Gates – keine kleinen Designs. Ganzer Rack für Single Design: 2,4 Mrd. Gates. Wie Palladium Z2: Large Designs über mehrere Racks skalierbar.

Cadence Verification Full Flow – Palladium Z2 Emulation, Protium X2 Prototyping, Xcelium Logic Simulation, JasperGold Formal Verification, Cadence Suite Smart Verification Applications – liefert höchsten Verification Throughput (Bugs per Dollar per Day) laut Unternehmen.