Modellierung auf Gatterebene
Die meisten digitalen Designs werden auf einer höheren Abstraktionsebene wie RTL erstellt, obwohl es manchmal intuitiv wird, kleinere deterministische Schaltungen auf einer niedrigeren Ebene zu erstellen, indem kombinatorische Elemente wie und verwendet werden und oder . Die Modellierung auf dieser Ebene wird normalerweise als Gate-Level-Modellierung bezeichnet da es um Tore geht und hat eine Eins-zu-Eins-Beziehung zwischen einem Hardware-Schema und dem Verilog-Code.
Verilog unterstützt einige grundlegende Logikgatter, die als Primitive bekannt sind da sie wie Module instanziiert werden können, da sie bereits vordefiniert sind.
Und/Oder/Xoder Tore
Diese Primitive implementieren ein AND und ein ODER Gatter, das viele skalare Eingänge nimmt und einen einzigen skalaren Ausgang bereitstellt. Das erste Terminal in der Liste der Argumente für diese Primitive ist die Ausgabe, die aktualisiert wird, sobald sich eine der Eingaben ändert.
module gates ( input a, b,
output c, d, e);
and (c, a, b); // c is the output, a and b are inputs
or (d, a, b); // d is the output, a and b are inputs
xor (e, a, b); // e is the output, a and b are inputs
endmodule
module tb;
reg a, b;
wire c, d, e;
integer i;
gates u0 ( .a(a), .b(b), .c(c), .d(d), .e(e));
initial begin
{a, b} = 0;
$monitor ("[T=%0t a=%0b b=%0b c(and)=%0b d(or)=%0b e(xor)=%0b", $time, a, b, c, d, e);
for (i = 0; i < 10; i = i+1) begin
#1 a <= $random;
b <= $random;
end
end
endmodule
Simulationsprotokoll ncsim> run [T=0 a=0 b=0 c(and)=0 d(or)=0 e(xor)=0 [T=1 a=0 b=1 c(and)=0 d(or)=1 e(xor)=1 [T=2 a=1 b=1 c(and)=1 d(or)=1 e(xor)=0 [T=4 a=1 b=0 c(and)=0 d(or)=1 e(xor)=1 [T=5 a=1 b=1 c(and)=1 d(or)=1 e(xor)=0 [T=6 a=0 b=1 c(and)=0 d(or)=1 e(xor)=1 [T=7 a=1 b=0 c(and)=0 d(or)=1 e(xor)=1 [T=10 a=1 b=1 c(and)=1 d(or)=1 e(xor)=0 ncsim: *W,RNQUIE: Simulation is complete.
Nand/Nor/Xnor-Tore
Die Umkehrung aller oben genannten Gatter ist auch in Form von nand verfügbar , nor und xnor . Das gleiche Design von oben wird wiederverwendet, mit der Ausnahme, dass die Primitives werden mit ihren inversen Versionen umgeschaltet.
module gates ( input a, b,
output c, d, e);
// Use nand, nor, xnor instead of and, or and xor
// in this example
nand (c, a, b); // c is the output, a and b are inputs
nor (d, a, b); // d is the output, a and b are inputs
xnor (e, a, b); // e is the output, a and b are inputs
endmodule
module tb;
reg a, b;
wire c, d, e;
integer i;
gates u0 ( .a(a), .b(b), .c(c), .d(d), .e(e));
initial begin
{a, b} = 0;
$monitor ("[T=%0t a=%0b b=%0b c(nand)=%0b d(nor)=%0b e(xnor)=%0b", $time, a, b, c, d, e);
for (i = 0; i < 10; i = i+1) begin
#1 a <= $random;
b <= $random;
end
end
endmodule
Simulationsprotokoll ncsim> run [T=0 a=0 b=0 c(nand)=1 d(nor)=1 e(xnor)=1 [T=1 a=0 b=1 c(nand)=1 d(nor)=0 e(xnor)=0 [T=2 a=1 b=1 c(nand)=0 d(nor)=0 e(xnor)=1 [T=4 a=1 b=0 c(nand)=1 d(nor)=0 e(xnor)=0 [T=5 a=1 b=1 c(nand)=0 d(nor)=0 e(xnor)=1 [T=6 a=0 b=1 c(nand)=1 d(nor)=0 e(xnor)=0 [T=7 a=1 b=0 c(nand)=1 d(nor)=0 e(xnor)=0 [T=10 a=1 b=1 c(nand)=0 d(nor)=0 e(xnor)=1 ncsim: *W,RNQUIE: Simulation is complete.
Diese Gatter können mehr als zwei Eingänge haben.
module gates ( input a, b, c, d,
output x, y, z);
and (x, a, b, c, d); // x is the output, a, b, c, d are inputs
or (y, a, b, c, d); // y is the output, a, b, c, d are inputs
nor (z, a, b, c, d); // z is the output, a, b, c, d are inputs
endmodule
module tb;
reg a, b, c, d;
wire x, y, z;
integer i;
gates u0 ( .a(a), .b(b), .c(c), .d(d), .x(x), .y(y), .z(z));
initial begin
{a, b, c, d} = 0;
$monitor ("[T=%0t a=%0b b=%0b c=%0b d=%0b x=%0b y=%0b x=%0b", $time, a, b, c, d, x, y, z);
for (i = 0; i < 10; i = i+1) begin
#1 a <= $random;
b <= $random;
c <= $random;
d <= $random;
end
end
endmodule
Simulationsprotokoll ncsim> run [T=0 a=0 b=0 c=0 d=0 x=0 y=0 x=1 [T=1 a=0 b=1 c=1 d=1 x=0 y=1 x=0 [T=2 a=1 b=1 c=1 d=0 x=0 y=1 x=0 [T=3 a=1 b=1 c=0 d=1 x=0 y=1 x=0 [T=4 a=1 b=0 c=1 d=0 x=0 y=1 x=0 [T=5 a=1 b=0 c=1 d=1 x=0 y=1 x=0 [T=6 a=0 b=1 c=0 d=0 x=0 y=1 x=0 [T=7 a=0 b=1 c=0 d=1 x=0 y=1 x=0 [T=8 a=1 b=1 c=1 d=0 x=0 y=1 x=0 [T=9 a=0 b=0 c=0 d=1 x=0 y=1 x=0 [T=10 a=0 b=1 c=1 d=1 x=0 y=1 x=0 ncsim: *W,RNQUIE: Simulation is complete.
Buf/Not Gates
Diese Gatter haben nur einen skalaren Eingang und einen oder mehrere Ausgänge. buf steht für einen Puffer und überträgt den Wert einfach ohne Polaritätswechsel vom Eingang zum Ausgang. not steht für einen Inverter, der die Polarität des Signals an seinem Eingang umkehrt. Eine 0 an seinem Eingang ergibt also eine 1 und umgekehrt.
module gates ( input a,
output c, d);
buf (c, a); // c is the output, a is input
not (d, a); // d is the output, a is input
endmodule
module tb;
reg a;
wire c, d;
integer i;
gates u0 ( .a(a), .c(c), .d(d));
initial begin
a = 0;
$monitor ("[T=%0t a=%0b c(buf)=%0b d(not)=%0b", $time, a, c, d);
for (i = 0; i < 10; i = i+1) begin
#1 a <= $random;
end
end
endmodule
Simulationsprotokoll xcelium> run [T=0 a=0 c(buf)=0 d(not)=1 [T=2 a=1 c(buf)=1 d(not)=0 [T=8 a=0 c(buf)=0 d(not)=1 [T=9 a=1 c(buf)=1 d(not)=0 xmsim: *W,RNQUIE: Simulation is complete.
Das letzte Terminal in der Portliste ist mit dem Eingang des Gatters verbunden und alle anderen Terminals sind mit dem Ausgangsport des Gatters verbunden. Hier ist ein Beispiel für einen Mehrfachausgabepuffer, obwohl er selten verwendet wird.
module gates ( input a,
output c, d);
not (c, d, a); // c,d is the output, a is input
endmodule
Simulationsprotokoll xcelium> run [T=0 a=0 c=1 d=1 [T=2 a=1 c=0 d=0 [T=8 a=0 c=1 d=1 [T=9 a=1 c=0 d=0 xmsim: *W,RNQUIE: Simulation is complete.
Bufif/Notif
Puffer und Inverter mit einem zusätzlichen Steuersignal zum Aktivieren des Ausgangs sind über bufif erhältlich und notif Primitive. Diese Gatter haben nur dann einen gültigen Ausgang, wenn das Steuersignal aktiviert ist, sonst ist der Ausgang hochohmig. Es gibt zwei Versionen davon, eine mit normaler Polarität der Steuerung, die durch eine 1 wie bufif1 angezeigt wird und notif1 und zweitens mit invertierter Polarität der Steuerung, angezeigt durch eine 0 wie bufif0 und notif0 .
Verilog