Pre-Silicon Software Development: Time-to-Market beschleunigen mit SoC Emulation

In der heutigen schnelllebigen Technologie-Ära ist der gängigste Ansatz, Marktanforderungen zu erfüllen, der System-on-Chip (SoC). Ein SoC ist ein einzelner integrierter Prozessor-Kern, umgeben von spezialisierten Acceleratoren und umfangreichem I/O, die die Peripherie unterstützen, die er antreibt.

Seit dem Mobile-Data Boom 2002 sind SoCs unverzichtbar geworden, um die Kernfeatures zu ermöglichen, die Smartphones definieren. Derselbe Trend treibt jetzt ihre Ubiquität in „smarten“ Consumer Devices – Smart TVs, Connected Cars und dem rasant wachsenden Internet-of-Things (IoT) Ökosystem.

Die explodierende Nachfrage nach SoCs hat den Markt in eine hochkompetitive Arena verwandelt. Als Reaktion bauen Designer komplexere Geräte, entwickeln Peripherie-Familien kontinuierlich weiter und verkürzen das Fenster zwischen Design und Launch. Um Schritt zu halten, muss Software so früh wie möglich verfügbar und robust genug sein, um kostspielige Post-Tape-Out Fixes zu vermeiden.

Traditionell warteten SoC Software Teams auf das erste Silizium Sample, bevor sie Entwicklung starteten. Die Ankunft eines Silizium Prototyps würde einen kurzen, intensiven Bring-Up Sprint auslösen, wo Entwickler aus aller Welt konvergierten, um Treiber und Interfaces zu validieren. Selbst mit diesem aggressiven Schedule benötigte die Software typischerweise Monate – manchmal Jahre – um Production Readiness zu erreichen, was wenig Vertrauen vor Mass Production ließ.

Mit SoC Designs, die an Größe und Komplexität wachsen, kann die Lücke zwischen Silizium Verfügbarkeit und Production-ready Software mehrere Jahre dehnen. Die rasante Evolution von Peripherie-Familien – Audio, Video, USB, Ethernet, etc. – schafft auch Expertise-Lücken, die durch Einstellung von Spezialisten geschlossen werden müssen, was Kosten und Timelines weiter aufbläht.

Um zuverlässige Software früher zu liefern, adoptiert die Industrie eine „Shift-Left“ Philosophie: Entwicklung parallel zum Hardware Design starten. Pre-Silicon Development beschleunigt nicht nur die Software Pipeline, sondern deckt auch Design-Level Bugs auf, was kostspielige Mask Tape-Outs vermeidet.

Pre-Silicon Development Strategien

Software kann vor Tape-Out mit mehreren Techniken beginnen: Software Prototyping, RTL Testbenches, FPGA Prototypes und, am effektivsten, Full-System Emulation. Jede Methode fokussiert einen spezifischen Abstraktionslevel und kommt mit eigenen Trade-offs.

System-C Behavioral Models

Das Erstellen eines System-C Models für jeden IP Block lässt Entwickler Treiber isoliert schreiben und testen. Der Aufwand, jeden Peripherie akkurat zu modellieren, ist jedoch substantiell und erfordert ein dediziertes Team, das schnell Projektbudgets sprengen kann. Zudem verlassen sich Behavioral Models stark auf die Interpretation des Modellierers; jedes Mismatch zwischen Design Intent und Model kann zu subtilen Bugs führen, die später teuer zu diagnostizieren sind.

RTL Testbench

RTL Testbenches, gebaut aus demselben Verilog oder VHDL, das für Verification genutzt wird, bieten cycle-accurate Simulation des gesamten SoC. Sie bleiben in Lockstep mit dem Hardware Design und gewährleisten die aktuellste Repräsentation. Der Nachteil ist Geschwindigkeit: Ein cycle-accurater Simulator ist um Größenordnungen langsamer als echte Hardware, was Treiberentwicklung zu einem langsamen, monatelangen Prozess macht, der die Vorteile früher Starts negieren kann.

FPGA Prototypes

Moderne FPGAs können nun ganze IP Blöcke aus RTL synthetisieren und cycle-accurates Verhalten bei einem Bruchteil der Simulationszeit liefern. Indem jeder Peripherie auf ein separates FPGA gemappt wird, können Entwickler Treiber schnell schreiben und debuggen. Der Trade-off: Die vollständige SoC Integration – wie Blöcke kommunizieren und Ressourcen teilen – fehlt, was die Validierungstiefe limitiert und Integration-Level Issues erst nach Silizium Verfügbarkeit an die Oberfläche bringt.

SoC Emulatoren

SoC Emulatoren repräsentieren den balanciertesten Ansatz. Auf demselben RTL wie das Silizium aufgebaut, bieten sie cycle-accurate Performance bei 100x schnellerer Ausführung als Verilog Testbenches. Diese Geschwindigkeit ermöglicht Full OS Porting, Treiberentwicklung und System-Level Testing innerhalb von Wochen statt Monaten.

Emulatoren unterstützen auch eine breite Palette an Peripherie – UART, I²C, Display Controller, PCIe, Ethernet, Wi-Fi, Kameras, Sensoren – was Entwicklern erlaubt, ein ganzes Development Board zu emulieren. Software kann mit Standard JTAG Tools debugged werden, und echte oder virtuelle Devices wie NAND Flash können angehängt werden, was eine realistische Umgebung für ROM, OS und Firmware Validation bietet.

Jenseits früher Entwicklung glänzen Emulatoren während Post-Silicon Debugging. Da sie dasselbe OS und dieselben Treiber wie das finale Produkt laufen, können Ingenieure Silizium-Level Issues auf dem Emulator replizieren, Signal-Level Traces analysieren und Fixes verifizieren, bevor das Silizium das Feld erreicht.

In vergleichenden Studien outperformen Emulatoren konsistent System-C Models, RTL Testbenches und FPGA Prototypes in Sachen Speed, Coverage und Cost-Effectiveness. Während der Upfront Investment in eine Emulator Plattform hoch erscheinen mag, überwiegen die Einsparungen durch reduzierte Time-to-Market und Risk Mitigation oft die Kosten.

Laut Moores Law verdoppeln sich Transistor Counts alle zwei Jahre ungefähr, was 64-Bit ARM-basierte SoCs heute auf 100–300 Millionen Logic Gates pusht. In dieser Umgebung kann nur ein Full-System Emulator skalieren, um den Anforderungen moderner SoC Software Teams gerecht zu werden.

Referenzen

1. Trimberger, Stephen M. „Three Ages of FPGAs.“ IEEE Xplore Full-Text PDF: 2015, https://ieeexplore.ieee.org/stamp/stamp.jsp?arnumber=7086413.
2. Brunet, Jean-Marie. „Why Modern SoC Designs Embrace Emulation.“ Embedded Computing Design, 5. Sept. 2018, https://embedded-computing.com/embedded-computing-design/why-modern-soc-designs-embrace-emulation.
3. „Soc Emulation.“ Soc Emulation, 2019, https://www.aldec.com/en/solutions/hardware_emulation_solutions/co-emulation-soc-emulation.
4. „Cramming More Components onto Integrated Circuits.“ https://www.cs.utexas.edu/, 2006, cs.utexas.edu/~fussell/courses/cs352h/papers/moore.pdf.