RISC-V Summit 2020: Wichtige Sessions und Highlights

Der dritte jährliche RISC-V Summit fand vom 8. bis 10. Dezember 2020 online statt. Die Agenda umfasste drei Tage mit Vorträgen zu Architektur, Hardware, Software, Tools, Verifizierung, Sicherheit und realen Fallstudien aus dem globalen RISC-V-Ökosystem.

Technologieführer und Forschungsgruppen präsentierten Produktupdates, Projekte und Implementierungen und zeigten, wie die RISC-V-Befehlssatzarchitektur (ISA) die nächste Generation von Hardware, Software und geistigem Eigentum (IP) antreibt.

Die Veranstaltung bot eine Online-Ausstellungshalle, Networking-Möglichkeiten und ein vollständiges Sprecheraufgebot – darunter Führungskräfte von Andes Technology, Alibaba, der CHIPS Alliance, Google, IBM, NXP Semiconductors, OneSpin Solutions, Red Hat, Seagate, SiFive, Western Digital und vielen mehr.

Als Medienpartner veranstaltete embedded.com am 9. Dezember ein Kamingespräch mit David Patterson, dem Pionier, der 1980 den Begriff „RISC“ prägte und Co-Autor des Standardwerks „Computer Architecture: A Quantitative Approach“ ist.

Die vollständige Agenda ist online verfügbar; besuchen Sie die Summit-Website für Details.

Tag 1 – Dienstag, 8. Dezember 2020

Aufbau eines offenen Edge-Machine-Learning-Ökosystems mit RISC-V, Zephyr, TensorFlow Lite Micro und Renode

Eine Keynote-Panel-Diskussion mit Tim Ansell (Google), Kate Stewart (Zephyr Project), Brian Faith (QuickLogic) und Michael Gielda (Antmicro) erörterte, wie RISC-V, Zephyr RTOS, TensorFlow Lite Micro und Renode zusammenwirken, um eine herstellerneutrale, nachvollziehbare ML-Entwicklungsumgebung für Edge-Geräte zu schaffen.

Nutzung des RISC-V-Ökosystems für einen kommerziellen Chip unter 10 Mio. $

Dean Halle, CEO von Intensivate, schilderte den Weg zu einer kommerziellen 12-nm-Cluster-CPU, die für unter 10 Millionen Dollar produziert wurde, und beleuchtete die Rolle von Rocket-Chip RTL, FireSim FPGA-Emulation und der Chisel-Hardware-Sprache.

Tag 2 – Mittwoch, 9. Dezember 2020

RISC-V in 5G New Radio Small-Cell-Basisstationen

Gajinder Panesar (Mentor, Siemens) und Peter Claydon (Picocom) präsentierten ein heterogenes SoC, das 5G-NG-Small-Cell-Basisstationen mit RISC-V-Clustern und dedizierten DSPs antreibt, und detaillierten Echtzeit-Monitoring und eingebettete Analysen, die strikte Timing-Compliance gewährleisten.

Sichere IoT-Firmware für RISC-V

Cesare Garlati (Hex Five Security) und Sandro Pinto (Universidade do Minho) stellten einen offenen, kostenlosen sicheren IoT-Stack für RISC-V vor, der FPGA SoC, Multi-Zone TEE, sicherheitskritisches RTOS, TCP/IP, TLS-ECC-Kryptografie und MQTT für OTA-Updates abdeckt.

Tag 3 – Donnerstag, 10. Dezember 2020

Eingebettete Software neu gedacht: Thread-Prozessoren mit RISC-V

Russell Klein (Mentor Graphics) und Colin Walls (Mentor, Siemens) demonstrierten, wie die Zuweisung von Aufgaben an dedizierte RISC-V-Kerne das Echtzeit-Scheduling vereinfacht, mit 14-nm-ASIC-PPA-Metriken, die Power-, Performance- und Area-Trade-offs veranschaulichen.

Leitfaden zur RISC-V-Kryptografie-Erweiterung

Ben Marshall (University of Bristol) und Barry Spinney (Nvidia) führten durch die Kryptografie-Erweiterung, die Befehlssätze, Implementierungskosten und Software-Performance-Gewinne über verschiedene Kernklassen hinweg abdeckt.

CORE-V-VERIF: Industrielle Verifizierungsplattform für RISC-V-Kerne

Präsentiert von Sven Byer (OneSpin Solutions), Steve Richmond (Silicon Labs) und Mike Thompson (OpenHW Group) – diese Session beschrieb die Rolle von CORE-V-VERIF bei der Verifizierung der CV32E40P-, CV32A6- und CV64A6-Kerne und bot ein Schnellstart-Training für zukünftige Projekte.

Jetzt registrieren für den virtuellen RISC-V Summit 2020 (8.–10. Dezember) und an Keynotes, technischen Präsentationen, Tutorials und mehr teilnehmen. Hier registrieren.