Xilinx launcht Zynq RFSoC DFE – High-Performance, Power-Effiziente Hard-IP-Lösung für 5G-Radios

Xilinx hat den Zynq RFSoC Digital Front End (DFE) enthüllt, eine dedizierte Hard-IP-Lösung, engineered für 5G New Radio (NR) Deployments. Aufbauend auf der robusten Zynq UltraScale+ Architektur erweitert der neue DFE die RFSoC-Familie um High-Performance, Low-Power Compute-Blöcke, die die anspruchsvollsten 5G NR und Legacy 4G Workloads in nächsten-Generation Radio Units (RUs) handhaben.

5Gs Versprechen beispielloser Speed, ultra-niedriger Latenz und massiver Konnektivität führt zu komplexen Design-Herausforderungen. Während Mobile-Device-Hersteller eine wachsende Palette an 5G-Chipsätzen haben, verlangen die variierenden Performance- und Power-Anforderungen über Use Cases – von Enhanced Mobile Broadband bis Ultra-Reliable Low-Latency Communication (URLLC) und Massive Machine-Type Communication (mMTC) – spezialisierte, adaptierbare Lösungen.

3GPP Release 15 legte den Grundstein für 5G NR fokussiert auf Enhanced Mobile Broadband (eMBB). Release 16 erweiterte das Spektrum um URLLC und mMTC, was kritische Applikationen wie industrielle Automation, Remote Surgery und Smart-City-Deployments ermöglicht. Zukünftige Releases (17, 18 und darüber) werden NR-MIMO, Dynamic Spectrum Sharing und anwendungsspezifische Enhancements weiter hinzufügen.

Network Function Virtualization und Network Slicing befähigen Operatoren, dedizierte, hochperformante Slices für jede Applikation zu provisionieren. Doch die Realisierung dieser Flexibilität hängt von Radios ab, die den richtigen Mix aus Performance, Flexibilität und Power Efficiency kombinieren.

„Während sich der 5G-Markt entwickelt, müssen integrierte RF-Lösungen adaptierbar bleiben, um zukünftige Standards zu treffen“, sagte Liam Madden, Executive Vice President und General Manager von Xilinx Wired and Wireless Group. „Der Zynq RFSoC DFE liefert die optimale Balance zwischen dieser Adaptierbarkeit und Fixed-Function IP.“

Der Zynq RFSoC DFE bettet Hard-IP-Cores ein, die die Kernfunktionen implementieren, die in 5G RU Signalpfaden benötigt werden (Abbildung 1). Da der Hard-IP DFE-Core einen kleineren Footprint besetzt als die äquivalente Soft-IP-Implementierung im früheren Zynq RFSoC Gen 3, unterstützt das neue Device mehr DFE-Cores, was Compute-Performance boostet und Power Consumption schneidet. Xilinx schätzt, der DFE kann mindestens 2x die DFE-Verarbeitungsleistung pro Watt im Vergleich zu einem voll ausgelasteten Zynq RFSoC Gen 3 erreichen.

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Abbildung 1. Der Zynq RFSoC DFE Hard IP unterstützt eine breite Palette an Verarbeitungsfähigkeiten für 5G NR sowie Legacy 4G Radios. (Quelle: Xilinx)

Gleichzeitig können Entwickler den Signalpfad anpassen, indem sie Hard-IP-Blöcke bypassen oder proprietäre Logik in den Fabric einfügen (Abbildung 2).

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Abbildung 2. Die Zynq RFSoC DFE Funktionsarchitektur kombiniert Hard IP, Logic Fabric und Processor Subsystem. (Quelle: Xilinx)

Zynq RFSoC DFE Design-Dokumentation und Support sind für Early-Access-Kunden verfügbar, mit Shipments geplant für die erste Hälfte 2021. Für mehr Informationen, besuchen Sie die Xilinx RFSoC DFE Produktseite. Xilinx wird auch zusätzliche Details während seines 5G Virtual Events am 18.–19. November bereitstellen.