Asynchrone Reset-Synchronisation in ASICs und FPGAs meistern

Einführung

Asynchrone Resets sind die erste Verteidigungslinie in VLSI-Schaltungen und stellen sicher, dass alle synchronen Logikbausteine nach Power-Up von einem bekannten Zustand starten. Wenn die Freigabe des Reset-Signals nicht sorgfältig mit den Clock-Domains koordiniert wird, können Designer auf intermittierende, schwer nachzuverfolgende Fehler stoßen – besonders in großen Multi-Clock-Domain-ASICs oder in FPGAs, wo Reset-Signale an Millionen von Flip-Flops geroutet werden müssen.

Herausforderungen asynchroner Resets

Neben der Synchronisation stellt die schiere Breite eines asynchronen Reset-Netzwerks eine signifikante Routing- und Area-Herausforderung dar. Das Problem skaliert mit der Anzahl der Clock-Domains und dem erforderlichen Fan-out und verlangt Lösungen, die in puncto Ressourcenallokation Clock Tree Synthesis (CTS) ähneln.

Überblick der Serie

• Teil 1: Identifikation von Synchronisationsproblemen und traditionelle Minderungsansätze.
• Teil 2 (dieser Artikel): Fortgeschrittene Techniken für schnellere, zuverlässigere Reset-Verteilung in ASICs und FPGAs.
• Teil 3: Spezialfall-Lösungen und praktische Tipps.

2. Asynchrone Reset Timing-Convergence-Techniken

Große Designs mit hochlatenzen Reset-Netzwerken kämpfen oft mit den kurzen Taktzyklen, die moderne Logik erfordert. Konventionelle Static Timing Analysis (STA) Optimierung kann prohibitiv teuer oder sogar unmöglich werden. Zwei bewährte Techniken – Reset-Pipelining und Fan-out-Begrenzung – bieten einen skalierbaren Pfad zur Konvergenz für sowohl ASIC- als auch FPGA-Implementationen.

2.1. Asynchrones Reset-Pipelining

Die Kernidee ist, eine Einzelzyklus-Verzögerung bei der Reset-Freigabe gegen ein entspanntes Timing-Budget einzutauschen. Durch Einfügen eines zusätzlichen asynchronen-Set-Flip-Flops (P1) nach jedem Synchronizer erhalten die SET- und D-Eingänge das gleiche aktive-High-Reset-Signal (RSTO). Wenn RSTO deassertet, werden die Setup- und Hold-Constraints der neuen Stufe so erfüllt, als wäre es ein regulärer synchroner Pfad.

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Abbildung 6: Asynchroner Reset mit Pipelining (Quelle: vSync Circuits)

Funktional verhält sich die Pipeline wie der im Teil 1 beschriebene Standard-Reset-Tree, mit Ausnahme einer Einzelzyklus-Latenz bei der Freigabe. Diese zusätzliche Latenz ist meist vernachlässigbar, da sie nur einmal pro Power-Up auftritt.

Design-Constraints spielen eine entscheidende Rolle. Während Synchronizer-Flip-Flops gegen Duplikation geschützt werden müssen (um Rekonvergenz-Pfad-Probleme zu vermeiden, die in Teil 1 diskutiert wurden), wird die P1-Stufe durch eine MAX_FANOUT-Regel constrained. Ein Fan-out von 8 ist oft ausreichend für den Synchronizer-Ausgang. Wenn die P1-Stufe ihr Fan-out-Limit erreicht, dupliziert das Synthese-Tool das Flip-Flop automatisch und erstellt mehrere Sub-Netzwerke mit jeweils geringerer Latenz, wie in Abbildung 6b illustriert.

Da die Duplikation automatisch gehandhabt wird, skaliert die Technik nahtlos, wenn das Design wächst oder sich ändert. Wenn eine einzelne Pipeline-Stufe keine Timing-Konvergenz erreicht, können weitere Stufen (P2 – PN) eingefügt werden, jede mit eigenem MAX_FANOUT-Wert constrained.

Eine Illustration dieser Technik in einem echten Design zeigt Abbildung 7. Hier wurde die P1-Stufe – benannt PORT6 – vom Synthese-Tool etwa 40-mal dupliziert, um die Fan-out-Constraint zu erfüllen. Jedes Sub-Netzwerk erfüllte das erforderliche Timing, was die Effektivität der Methode in großen, komplexen Designs bestätigt.

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Abbildung 7: Beispiel für asynchrones Reset-Pipelining (Quelle: vSync Circuits)