Software-getriebene Power-Analyse: Halbleiter-Design für Effizienz optimieren

Power ist der größte Kostentreiber im Halbleiter-Design. Ein Chip, der mehr Energie verbraucht, erfordert größere, teurere Batterien für portable Devices, höherwertige Kühlungslösungen und robustere Power-Distribution-Systeme. Diese zusätzlichen Komponenten treiben Manufacturing-Kosten, schrumpfen Profitmargen und können Markterfolg behindern. Selbst netzbetriebene Systeme – Server, Storage-Arrays, Networking-Gear – zahlen enorme operative Rechnungen; in manchen Rechenzentren übersteigen Power-Kosten den Hardware-Wert über die Equipment-Lebensdauer. Bei extremen Power-Leveln werden Liquid Cooling und andere sophisticated Infrastructure mandatory, was Capital und Operational Expenses weiter aufbläht. Folglich ist Reduktion des durchschnittlichen Power Consumption ein universelles Ziel, während Curbing von Peak Power oft kritische Anforderung ist, um Thermal Failure zu verhindern.

Herausforderungen der Power-Analyse

Um diese Ziele zu treffen, setzt die Industrie ein Spektrum an Low-Power-Techniken ein, von Circuit-Level-Optimierungen bis zu Application-aware Software-basiertem Power Management. Die Evaluation des realen Impacts dieser Maßnahmen verlangt jedoch akkurate Schätzungen sowohl von Average als auch Peak Power während Design- und Verifikationsstufen. Auf Post-Fabrication-Daten zu vertrauen ist inakzeptabel; das Produkt mag bereits unviable oder irreparabel beschädigt sein. Daher ist robuste Pre-Silicon Power-Analyse – idealerweise an mehreren Projekt-Meilensteinen – essenziell.

Traditionelle EDA-Workflows nutzen Simulation für funktionale Verifikation. Testbenches führen Suites von Checks aus, die spezifische Features exercisen und Switching-Activity-Files für Power-Signoff-Tools generieren. Diese Tools kombinieren Activity-Daten mit Technology-Library-Power-Modellen, um Schätzungen von Average und Peak Consumption zu produzieren. Die Akkuratesse dieses Ansatzes hängt entirely von der Repräsentativität der Simulationstests ab. Funktionale Verifikations-Suites sind absichtlich fokussiert und erfassen selten die volle Breite realer Workloads. Constrained-Random Tests mögen parallele Activity erhöhen, fallen aber noch kurz realistischer Usage Patterns. Die einzige wirklich verlässliche Quelle für Switching Activity kommt von der Ausführung von Production Software – inklusive Operating Systems und User Applications – auf dem Design.

Einen vollen OS-Boot und multiple Applications in Simulation zu laufen, würde Milliarden Clock Cycles erfordern, was unpraktikabel ist. Emulatoren hingegen führen routinemäßig Milliarden Cycles von OS-Boot bis User Workloads aus. Emulation liefert die nötige Real-Software-Activity, aber konventionelle Power-Signoff-Tools sind für Tausende, nicht Millionen oder Milliarden Cycles designed. Eine neue Methodologie ist erforderlich, um sinnvolle Fenster hoher Activity aus dem Emulation Run zu extrahieren und Power-Analyse auf diese Segmente zu fokussieren (siehe Abbildung 1).

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Abbildung 1. Power-Analyse mit Power Windows (Quelle: Synopsys)

Zu Software-getriebener Power-Analyse

Der in Abbildung 1 illustrierte Flow beginnt mit dem Emulator, der ein Activity Profile generiert, das hervorhebt, welche Design-Teile über Zeit aktiv sind. Dieses Profil kann als Waveform oder in jedem Hardware Debug Tool betrachtet werden. Da Power-Signoff nicht auf Milliarden Cycles durchgeführt werden kann, müssen User ein oder mehrere kritische Fenster identifizieren – Segmente, wo Activity und damit Power Consumption am höchsten sind. Wenn jedes Fenster Millionen Cycles spannt, kann es für präzise Power-Analyse genutzt werden. Als Benchmark sollte der Emulator ein Eine-Milliarde-Cycle Activity Profile in ca. drei Stunden produzieren.