ADC Code Error Rates meistern: Was Sie wissen müssen

Da High-Speed Analog-Digital-Wandler (ADCs) in Sampling Rate gestiegen sind, hat sich auch das Problem von Code Errors – auch als Sparkle Codes bekannt – in den ADC-Ausgabedaten verschärft. Ein Code Error ist definiert als ein Fehler im Ausgabe-Code eines ADC, der einen definierten Threshold übersteigt. Der Threshold wird am häufigsten als das Level definiert, wo ein Fehler die erwartete Amplitude des ADC-Rauschens übersteigt, sodass der Fehler in Gegenwart von Rauschen leicht identifiziert werden kann.

Eine andere Art, diese Definition des Error Thresholds zu erklären: Die Error-Amplitude tritt mit einer Wahrscheinlichkeit auf, die die erwartete Wahrscheinlichkeit dieser Amplitude übersteigt, gegeben die angenommene Gauß-verteilte Rauschen des ADCs. Abb. 1 zeigt ein Beispiel eines Code Errors in den Ausgabesamples eines ADC. Das fehlerhafte Sample ist klar sichtbar im Vergleich zum idealen Sine-Wave-Fit und übersteigt bei weitem das Rauschen der anderen Samples im Plot.

Abb. 1: Beispiel eines ADC-Ausgangs mit Code Error.

Ein ADCs Code Error Rate (CER), manchmal auch Word Error Rate (WER) oder Metastability Error Rate genannt, ist definiert als die durchschnittliche Anzahl Fehler pro Sample und wird gemessen, indem die durchschnittliche Anzahl Samples zwischen aufeinanderfolgenden Fehlern gezählt wird. Sie wird am häufigsten als Order of Magnitude definiert, wie 10 ^–12 Errors/Sample. Die durchschnittliche Zeit zwischen Fehlern hängt daher von der Sampling Rate des Converters ab. Die gemessene CER ist nur akkurat, wenn der ADC bei der Sampling Rate läuft, bei der die CER gemessen wurde. Im Allgemeinen kann Reduktion der Sampling Rate die CER um Orders of Magnitude verbessern.

Lassen Sie uns anschauen, wo Code Errors herkommen, um zu sehen, warum Sampling Rate ein major Faktor ist.

Was lässt einen ADC funkeln?
Eine Multistep-ADC-Architektur, wie ein Pipelined Flash ADC oder ein Successive Approximation Register (SAR) ADC, wandelt die gesampelte Spannung in Stufen in digitale Bits um, und jede aufeinanderfolgende Stufe verlässt sich auf das Resultat der vorherigen Stufe. Betrachten Sie einen basic Pipelined Flash High-Speed ADC, wie in Abb. 2 gezeigt. Dieser vereinfachte ADC zeigt zwei Konvertierungsstufen, worin jede aufeinanderfolgende Stufe einen digitalen Code produziert, der das Input Signal feiner schätzt.

Die Operation des gezeigten ADCs ist wie folgt:

• Die erste Stufe sampelt die Input Voltage und konvertiert das analoge Input Signal grob zu einem digitalen Code mittels des First-Stage ADC. Der Flash ADC in dieser Stufe arbeitet, indem er die gesampelte Spannung gegen statische Voltage References vergleicht, generiert aus dem ADC's Main Reference Voltage (V _REF ), mittels High-Speed Comparators. Der Output der Flash Comparators ist ein thermometer-encodiertes digitales Sample, das die Input Voltage repräsentiert.

• Der konvertierte Thermometer Code wird dann direkt an den First-Stage DAC gesendet. Dieser DAC gibt die analoge Spannung aus, die dem grob konvertierten Sample entspricht.

• Subtraktion des Outputs des First-Stage DAC vom ursprünglichen Input Voltage resultiert im Quantisierungsfehler-Voltage oder Residue Voltage (V _RES ). Der Residue wird dann amplifiziert und resampled (pipelined) für die zweite Stufe.

• Der Second-Stage ADC quantisiert V _RES, um eine genauere (höher-auflösende) Schätzung der ursprünglichen analogen Input Voltage zu erhalten.

Abb. 2: Beispiel einer Pipelined Flash ADC Architektur Block Diagram.

Der V _RES Erstellungsprozess führt einen High-Speed Decision Loop ein. Innerhalb einer Sampling Clock Periode muss die gesampelte Voltage zu einem digitalen Code durch den First-Stage ADC konvertiert werden. Der digitale Code muss vom First-Stage DAC ausgegeben, vom ursprünglichen Input Voltage subtrahiert und von der zweiten Stufe resampled werden. Der High-Speed Decision Loop führt Code Errors ein, weil der Comparator im Flash ADC eine Settling Time hat, die eine Funktion der Differenz zwischen der gesampelten Voltage und V _REF ist.

Einfacher ausgedrückt: Ein Comparator braucht länger zum Settling, wenn die Input Voltage (V _CAP1 ) nah an der Reference Voltage (wie 7 * V _REF /8) des Comparators ist. Theoretisch, wenn V _CAP1 infinitesimal nah an der Comparator Reference Voltage ist, wird der Comparator nie settlen, da er in seiner linearen Region operiert.

Rauschen wird dies tatsächlich verhindern, aber wenn der Comparator zu lange zum Settlen braucht, dann kann der First-Stage DAC den inkorrekten digitalen Code nutzen, um die quantisierte analoge Voltage auszugeben. Das Resultat ist ein V _RES, der nicht zum tatsächlichen digitalen Output Code des First-Stage ADCs matched. Der Second-Stage ADC konvertiert dann den falschen V _RES, was in einem Code Error resultiert.

Was beeinflusst CER?
Sie sollten nun genug Detail haben, um einige Schlussfolgerungen zu ziehen, was die CER beeinflusst. Die CER hängt klar von der Sampling Rate ab. Eine schnellere Sampling Rate reduziert die Zeit, in der der Decision Loop eine Entscheidung treffen muss. Weniger Zeit für eine Entscheidung resultiert in exponentiellen Increases der Wahrscheinlichkeit, dass der Comparator nicht rechtzeitig gesettlet hat.

–Matt Guibord ist Systems Engineer in High-Speed Converters bei Texas Instruments.