Verstehen der ADC-Code-Fehlerrate
Da die Abtastrate von Hochgeschwindigkeits-Analog-Digital-Wandlern (ADCs) zugenommen hat, besteht auch das Problem von Codefehlern – auch als Sparkle-Codes bekannt – in den Ausgangsdaten des ADC. Ein Codefehler ist definiert als ein Fehler im Ausgabecode eines ADC, der einen definierten Schwellenwert überschreitet. Der Schwellenwert wird am häufigsten als der Pegel definiert, bei dem ein Fehler die erwartete Amplitude des Rauschens des ADC überschreitet, sodass der Fehler bei Vorhandensein von Rauschen leicht identifiziert werden kann.
Eine andere Möglichkeit, diese Definition des Fehlerschwellenwerts zu erklären, besteht darin, dass die Fehleramplitude mit einer Wahrscheinlichkeit auftritt, die die erwartete Wahrscheinlichkeit dieser Amplitude angesichts des angenommenen gaußschen verteilten Rauschens des ADC überschreitet. Abb. 1 zeigt einen Beispielcodefehler, der in den Ausgabebeispielen eines ADC gefunden wurde. Das fehlerhafte Sample ist im Vergleich zur idealen Sinuswellenanpassung deutlich sichtbar und übertrifft das Rauschen der anderen Samples im Diagramm bei weitem.
Abb. 1:Beispiel einer ADC-Ausgabe mit Codefehler.
Die Codefehlerrate (CER) eines ADC, manchmal auch Wortfehlerrate (WER) oder Metastabilitätsfehlerrate genannt, ist definiert als die durchschnittliche Anzahl von Fehlern pro Abtastung und wird gemessen, indem die durchschnittliche Anzahl von Abtastungen zwischen aufeinanderfolgenden Fehlern gezählt wird. Es wird am häufigsten als eine Größenordnung definiert, z. B. 10 –12 Fehler/Muster. Die durchschnittliche Zeit zwischen Fehlern hängt daher von der Abtastrate des Wandlers ab. Der gemessene CER ist nur dann genau, wenn der ADC mit der Abtastrate läuft, mit der der CER gemessen wurde. Im Allgemeinen kann die Reduzierung der Abtastrate den CER um Größenordnungen verbessern.
Sehen wir uns an, woher Codefehler kommen, um zu sehen, warum die Abtastrate ein wichtiger Faktor ist.
Was bringt einen ADC zum Funkeln?
Eine mehrstufige ADC-Architektur, wie beispielsweise ein Pipeline-Flash-ADC oder ein Sukzessive-Approximations-Register (SAR)-ADC, wandelt die abgetastete Spannung stufenweise in digitale Bits um, und jede aufeinanderfolgende Stufe beruht auf dem Ergebnis der vorherigen Stufe. Betrachten Sie einen einfachen Pipeline-Flash-Hochgeschwindigkeits-ADC, wie in Abb. 2 . gezeigt . Dieser vereinfachte ADC zeigt zwei Umwandlungsstufen, wobei jede nachfolgende Stufe einen digitalen Code erzeugt, der das Eingangssignal feiner schätzt.
Der Betrieb des gezeigten ADC ist wie folgt:
Die erste Stufe tastet die Eingangsspannung ab und wandelt das analoge Eingangssignal mit dem ADC der ersten Stufe grob in einen digitalen Code um. Der Flash-ADC in dieser Phase vergleicht die abgetastete Spannung mit statischen Spannungsreferenzen, die aus der Hauptreferenzspannung des ADC (V REF ), unter Verwendung von Hochgeschwindigkeitskomparatoren. Der Ausgang der Blitzkomparatoren ist ein thermometercodierter digitaler Abtastwert, der die Eingangsspannung darstellt.
Der konvertierte Thermometercode wird dann direkt an den DAC der ersten Stufe gesendet. Dieser DAC gibt die analoge Spannung aus, die dem grob umgewandelten Sample entspricht.
Das Subtrahieren des Ausgangs des DAC der ersten Stufe von der ursprünglichen Eingangsspannung ergibt die Quantisierungsfehlerspannung oder Restspannung (V RES ). Der Rückstand wird dann amplifiziert und für die zweite Stufe erneut abgetastet (pipelined).
Der ADC der zweiten Stufe quantisiert V RES um eine genauere (höhere Auflösung) Schätzung der ursprünglichen analogen Eingangsspannung zu erhalten.
Abb. 2:Beispiel für ein Blockschaltbild einer Pipeline-Flash-ADC-Architektur.
Die V RES Erstellungsprozess führt eine Hochgeschwindigkeits-Entscheidungsschleife ein. Innerhalb einer Abtasttaktperiode muss die abgetastete Spannung durch den ADC der ersten Stufe in einen digitalen Code umgewandelt werden. Der digitale Code muss vom DAC der ersten Stufe ausgegeben, von der ursprünglichen Eingangsspannung subtrahiert und von der zweiten Stufe neu abgetastet werden. Die Hochgeschwindigkeits-Entscheidungsschleife führt Codefehler ein, da der Komparator im Flash-ADC eine Einschwingzeit hat, die eine Funktion der Differenz zwischen der abgetasteten Spannung und V REF . ist .
Einfacher gesagt, ein Komparator braucht länger zum Einschwingen, wenn die Eingangsspannung (V CAP1 ) liegt nahe der Referenzspannung (z. B. 7 * V REF /8 des Komparators. Theoretisch, wenn V CAP1 unendlich nahe an der Referenzspannung des Komparators liegt, wird der Komparator niemals einschwingen, da er in seinem linearen Bereich arbeitet.
Rauschen verhindert, dass dies tatsächlich auftritt, aber wenn der Komparator zu lange braucht, um sich einzuschwingen, dann kann der DAC der ersten Stufe den falschen digitalen Code verwenden, um die quantisierte analoge Spannung auszugeben. Das Ergebnis ist ein V RES der nicht mit dem tatsächlichen digitalen Ausgangscode des ADCs der ersten Stufe übereinstimmt. Der ADC der zweiten Stufe wandelt dann das falsche V RES . um , was zu einem Codefehler führt.
Was beeinflusst CER?
Sie sollten jetzt genügend Details haben, um einige Schlussfolgerungen darüber ziehen zu können, was die CER beeinflusst. Der CER hängt eindeutig von der Abtastrate ab. Eine schnellere Abtastrate verkürzt die Zeit, in der die Entscheidungsschleife eine Entscheidung treffen muss. Eine kürzere Entscheidungszeit führt zu einem exponentiellen Anstieg der Wahrscheinlichkeit, dass sich der Komparator nicht rechtzeitig eingeschwungen hat.
–Matt Guibord ist Systemingenieur für Hochgeschwindigkeitswandler bei Texas Instruments.
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