RISC-V basierte Open-Source GPU Architektur (RV64X)

Ein Kollektiv von Ingenieuren treibt einen neuartigen Satz Grafik-Instruktionen voran, optimiert für 3D-Rendering und Media Processing. Diese Instruktionen erweitern die RISC-V Base Vector ISA mit grafik-spezifischen Datentypen und geschichteten Extensions, die Vektoren, transzendente Mathematik, Pixel-Manipulation, Texturen und Z/Frame-Buffer-Operationen abdecken. Der Vorschlag, genannt RV64X, nutzt 64-Bit-Instruktionen, um eine robuste, vereinheitlichte CPU-GPU ISA zu liefern.

Warum jetzt?

Kommerzielle GPUs glänzen bei Mainstream-Workloads, fallen aber oft bei Nischenaufgaben kurz – wie Dual-Phase 3D Frustum Clipping, adaptives HPC (z.B. arbitrary-bit-depth FFTs) und Hardware SLAM. Ein community-getriebener, offener Standard kann den 10-20-Jahres-Entwicklungszyklus reduzieren, Cross-Verifikation fördern und flexible, skalierbare Lösungen für ein breiteres Anwendungsspektrum bieten.

Die Vision des Teams ist ein kompakter, flächeneffizienter Kern, der Custom Programmierbarkeit und Extensibility bietet. Er wird als freie, Open-Source-IP für sowohl FPGA als auch ASIC Targets verfügbar sein, zunächst Low-Power-Mikrocontroller anvisierend. Das Design wird Vulkan-konform sein, mit zukünftigem Support für OpenGL, DirectX und andere APIs.

Die finale Hardware wird ein RISC-V Kern mit integrierter GPU-Funktionalseinheit sein. Für den Programmierer präsentiert es ein einzelnes 64-Bit-Instruction-Set; skalare Opcodes sind mit Vektor-Kontext präfixiert, was dem Compiler erlaubt, SIMD-Instruktionen hinter den Kulissen zu generieren. Die Architektur unterstützt Variable Issue, Predicated SIMD, Vector Front-End, präzise Exceptions, Branch Shadowing und mehr. Kein separater RPC/IPC Layer wird für CPU-GPU-Kommunikation benötigt. Es wird 16-Bit Fixed Point (ideal für FPGAs) und 32-Bit Floating Point (ASICs oder FPGAs) unterstützen.

Das Design nutzt das Vblock-Format aus dem Libre GPU Effort:

• Bit-ähnliche VLIW-Struktur, die skalare Instruktionen mit Register-Kontext taggt
• Sub-Blöcke bieten Vektorlänge, Swizzling, Width Overrides und Predikation
• Keine dedizierten Vektor-Opcodes; Vektor-Modus wird aktiviert, wenn ein skalarer Opcode ein vektor-getaggtes Register referenziert
• Hardware-Level For-Loop-Ausführung mehrerer kontiguier skalärer Operationen, implementiert als SIMD, Multi-Issue oder Single-Execution je nach Vendor-Wahl

Unterstützte Datentypen umfassen 8-, 16-, 24- und 32-Bit Fixed und Floating Point Skalare sowie transzendente Funktionen (sincos, atan, pow, exp, log, rcp, rsq, sqrt, etc.). RV32-V Vektoren unterstützen 2- bis 4-Element-Operationen mit 8-, 16- oder 32-Bit-Elementen, und spezialisierte Instruktionen für 3D-Grafik-Pipelines: Points (XYZW), Pixels (RGBA), Texels (UVW) und Material-Koeffizienten.

• XYZW Points (64- und 128-Bit Fixed und Float)
• RGBA Pixels (8-, 16-, 24- und 32-Bit)
• UVW Texels (8-, 16-Bit pro Komponente)
• Material Parameter (Ia, ka, Id, kd, Is, ks…)

Native 2×2, 3×3 und 4×4 Matrix Support ist inkludiert, gespeichert als 4×4 für Einfachheit.

Vorteile einer fused CPU-GPU ISA umfassen Microcode-getriebene Grafik-Pipeline, Custom Shader Support, Ray-Tracing Extensions und 8-Bit Integer Vektor Support für KI und Machine-Learning Workloads.

Custom Rasterizer – wie Spline-basierte Surfaces, Subdivision Patches und bespoke Tessellators – können implementiert werden. Die Architektur ist voll konfigurierbar, was benutzerdefinierte Pipeline-Stages, Geometry/Pixel/Frame-Buffer-Operationen und Instancing ermöglicht.

RV64X Blockdiagramm

Die Referenz-Implementation wird feature:

• 32 KB Instruction/Data SRAM Cache
• 8 KB Microcode SRAM
• Dual-Function Instruction Decoder
  • Hardwired RV32V und RV64X Support
  • Micro-coded Decoder für Custom Extensions
• Quad Vector ALU (32-Bit Fixed/Float)
• 136-Bit Register File (1 K Elements)
• Special Function Unit
• Texture Unit
• Konfigurierbarer lokaler Frame Buffer

Skalierbarkeit ist in die Architektur eingebaut, wie unten gezeigt.

RV64Xs skalierbares Design

Schlüsselinnovationen umfassen eine vereinheitlichte CPU-GPU ISA, konfigurierbare Register für Custom Datentypen und benutzerdefiniertes SRAM-basiertes Micro-Code für anwendungsspezifische Extensions – Custom Rasterizer Stages, Ray Tracing, Machine Learning und Computer Vision.

Derselbe Kern kann als standalone Graphics Microcontroller oder skalierbare Shader Unit dienen, sowohl FPGA-native als auch ASIC Implementierungen unterstützend.

Warum Open-Source Grafik?

Aktuelle GPUs zielen primär auf High-End-Märkte – Gaming, HFT, Vision, ML – und lassen eine Lücke für Mainstream-Geräte wie Kiosks, Billboards, Casino Gaming, Toys, Robotics, Wearables, Industrial HMI, Infotainment und Automotive Clusters. Ein offener, skalierbarer Grafik-Kern für RISC-V würde Multi-Language-Burdens reduzieren und Innovation across diese Domänen anregen.

Nächste Schritte

Die Spezifikation ist früh und evolviert. Das Team plant, ein Diskussionsforum zu starten, einen Instruction-Set-Simulator zu bauen und einen FPGA-Prototyp mit Open-Source-IP zu entwickeln. Benchmarks und Demos sind in Arbeit. Interessierte Entwickler sollten Atif Zafar kontaktieren, um sich dem Effort anzuschließen.

Parallel zielt die Libre-RISC-V 3D GPU Initiative darauf ab, ein hybrides CPU/VPU/GPU SoC zu schaffen – keine dedizierte GPU – und einen kompletten, Libre-lizenzierten Prozessor für eine Vielzahl embedded Anwendungen bereitzustellen.

Industriekontext

Das GPU-Ökosystem umfasst jetzt über ein Dutzend Major Player: Apple, Qualcomm, AMD, Nvidia, Arm, Intel, Think-Silicon, DMP, Jingjia Micro, VeriSilicon, Imagination Technologies und die aufstrebende RISC-V Graphics Community.

Potenzielle Use Cases für eine freie, flexible GPU erstrecken sich über Grafik hinaus, umfassen Kryptowährungs-Mining und andere compute-intensive Workloads.

Adoption wird voraussichtlich mindestens zwei Jahre dauern. Xilinx, das aktuell Arms Mali in seiner Zynq-Linie integriert, und mehrere chinesische Vendors sind plausible Early Adopters.

► Dieser Artikel wurde ursprünglich auf unserer Schwesterseite EE Times veröffentlicht.

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Jon Peddie, Pionier der Grafikindustrie und Präsident von Jon Peddie Research.

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