Optimierung von Low-Light INL in CMOS-Bildsensoren: Analyse & Simulation

Mit der steigenden Nachfrage nach höherauflösenden Bildsensoren wurde der Pixelabstand reduziert, um mehr Pixel in derselben Sensorgröße unterzubringen. Um bei gleicher Bildrate auszulesen, müssen mehrere Zeilen gleichzeitig gelesen werden. Dies erfordert mehrere Analog-Digital-Wandler (ADCs) pro Pixelabstand. Der ADC-Abstand wurde noch weiter reduziert, was ein engeres Layout erfordert. Die Wahrscheinlichkeit parasitärer Kopplung steigt, was sich als elektrisches Crosstalk manifestiert. In Single-Slope-ADC-Architektur teilen ADCs einige gemeinsame Netze, einschließlich Versorgungsspannungen, Masse, Bias und Rampe. Eine größere Anzahl gleichzeitig konvertierender ADCs kann Kickback auf diesen gemeinsamen Netzen verursachen. Dies kann zu Nicht-Idealitäten führen, eine davon ist Nichtlinearität.

Abbildung 1. Spaltenparallele Auslesearchitektur. (Bild: Forza Silicon)

Zusätzlich zu traditionellen Nichtlinearitätsquellen werden Array-Level-Effekte durch die größere und dichtere Array-Größe der ADCs sichtbarer. Diese können Dips im Linearitätsplot verursachen, die mühsam zu korrigieren sind und mehrere Korrekturkurven erfordern. Traditionell werden optisch schwarze Spalten für Rauschenkorrektur und Offset-Kompensation pro Zeile verwendet. Da sie alle ähnliche Signallevel haben, konvertieren sie gleichzeitig und führen eine Störung auf gemeinsamen Netzen ein. Dies kann Nichtlinearität in den dunkleren Bildbereichen erzeugen, die für das menschliche Auge auffälliger ist. Zusätzlich kann die Anzahl der ADC-Konvertierungen im Dunklen je nach Szenerie variieren. Als Ergebnis variiert die Störungsmagnitude und macht Korrektur schwieriger. Es ist daher besser, das Problem an der Quelle zu eliminieren.

Single-Slope ADC und Linearität

Abbildung 2. Ein typischer Single-Slope ADC. Der Pixel-Spaltenbus wird mittels CDS-Operation ausgelesen. (Bild: Forza Silicon)

Spaltenparallele ADC-Architektur und ein Single-Slope-ADC-Schaltplan sind in Abbildung 1 bzw. Abbildung 2 gezeigt. Die ADCs nutzen Correlated Double Sampling (CDS), um die Pixelspannung zu lesen. Auto-Zeroing (AZ) wird bezüglich des Pixel-Reset-Levels abgeschlossen. Die Rampe wird auf einem festen Referenzpegel gehalten und der Pixel-TG-Pegel wird gesampelt. Dieser Pegel wird mit einem Rampsignal verglichen, das in diesem Szenario von hoch nach niedrig reicht. Im Moment, in dem Rampsignal und TG-Pegel identisch sind, wird ein Latch-Puls erzeugt.

Dieser Puls wird verwendet, um den Zählerwert zu speichern, der der gewünschte digitale Code für das Pixelsignal ist. In einem ADC-Array gibt es einen ADC pro Spaltenbus-Leitung. Versorgungen, Massen, Biases und Rampe werden von allen ADCs im Array geteilt. Als Folge werden Störungen auf diesen gemeinsamen Netzen – verursacht durch Kickback, wenn Abschnitte des ADC-Arrays gleichzeitig konvertieren – für alle ADCs beim Auslesen einer bestimmten Zeile gemeinsam sein. Traditionell werden optisch dunkle Spalten am Rand des aktiven Pixelarrays hinzugefügt, um Zeilenrauschen oder feste Offsets zu korrigieren.

Linearität misst den Unterschied zwischen gemessenem Ausgang und idealem Ausgang. Sie wird in Form von Integrated Nonlinearity (INL) quantifiziert. Typische INL-Quellen in CMOS-Bildsensoren umfassen den Pixel-Ausgangs-Source-Follower, VLN-Stromquelle, Rampe, den Sampling-Kondensator am ADC-Frontend und den Vorverstärker. Der Beitrag des Pixel-Source-Followers zur INL ist primär auf den Body-Effekt zurückzuführen, der die Schwellenspannung des Bauelements erhöht, wenn die Quellspannung steigt. Dies ist als Dark Signal bekannt (Abbildung 3). VLN-Stromänderungen, wenn die Drain-Source-Spannung des VLN-Bauelements variiert (Kanallängenmodulation). Variation im VLN-Strom beeinflusst die Transkonduktanz (gm) des Ausgangs-Source-Followers des Pixels, was seinen Gewinn signalabhängig macht (1), wobei Rs der Ausgangsimpedanz von VLN ist.

Abbildung 3. Source-Follower und der resultierende Body-Effekt auf seinen Ausgang. (Bild: Forza Silicon)

Die Verwendung einer Kaskoden-VLN-Stromquelle hilft, den Effekt der Kanallängenmodulation zu reduzieren. Dies hat jedoch den Nebeneffekt, den nutzbaren Bereich des Pixelsignals zu verringern, da das VLN-Bauelement bei hellen Signallevels aus der Sättigung geraten kann. Die Rampe ist eine weitere Hauptquelle für INL, besonders bei dunklen Signallevels, aufgrund des endlichen Widerstands der Stromquelle im Rampengenerator. Schließlich sind im ADC die primären INL-Quellen der Sampling-Schaltkreis und der Preamp. Sampling-Schaltkreis-INL tritt aufgrund des signalabhängigen Widerstands des Schalters und der signalabhängigen Kapazität des Sampling-Caps auf, was den Settling-Fehler des Pixel-Reset-Levels und Pixel-TG-Levels beeinflusst.

Quellen von Low-Light INL und mögliche Lösungen

Wie in Abschnitt 2 beschrieben, teilen die ADCs alle Versorgung/Masse, Biases und Rampe. Wenn eine signifikante Anzahl von ADCs gleichzeitig konvertiert, tritt Kickback auf den gemeinsamen Netzen auf. Da CDS verwendet wird, um zufällige Offsets der Pixel und ADCs zu kompensieren, erfolgen Konvertierungen für denselben Signallevel in unmittelbarer Nähe. Als Folge führt eine signifikante Anzahl von ADCs, die denselben Signallevel konvertieren, zu signifikantem Kickback, was INL zur Folge hat. Dieser Effekt ist im dunklen Signalbereich ausgeprägter, wo das zeitliche Rauschen von Pixel und ADC das Photonen-Schrotrauschen dominiert. ADCs, die ein helleres Signallevel konvertieren, haben mehr Schrotrauschen und konvertieren nicht gleichzeitig, was zu verteiltem Kickback führt. Zusätzlich zu optisch schwarzen Spalten kann die Anzahl der ADCs, die im dunklen Signalbereich konvertieren, je nach Szenerie variieren. Die Störung hat auch eine räumliche Komponente, wobei ADCs nahe der Störungsquelle größeren Kickback erfahren, was zu größerer INL führt. Als Ergebnis ist INL sowohl in Magnitude als auch in räumlicher Verteilung szenerieabhängig, was in der Nachbearbeitung sehr schwer zu korrigieren ist. Die Reduzierung der INL auf dem Chip ist daher wünschenswert.

Diese Formel erklärt, wie Variation im VLN-Strom die Transkonduktanz (gm) des Pixel-Ausgangs-Source-Followers beeinflusst, was seinen Gewinn signalabhängig macht (1), wobei Rs die Ausgangsimpedanz von VLN ist. (Bild: Forza Silicon)

Die Rampe ist eine Hauptquelle für INL. ADCs, die das aktive Array konvertieren, werden Beulen in ihrem INL-Plot bei Low-Light-Levels aufgrund einer Störung der Rampensteigung haben. Die Störungsmagnitude wird in ADCs, die weiter von der Quelle entfernt sind, reduziert, da Tiefpassfilter durch die parasitären RC auf dem Rampenverteilungs-Routing wirken. Die Störung auf der Rampe wird durch den Kickback-Effekt vom Preamp-Ausgangsübergang über parasitäre Kapazität zur Rampe verursacht. Aufgrund des kleinen ADC-Abstands ist engeres Routing erforderlich, was die Isolierung der Rampe erschwert.

Abbildung 4. Miller-Kapazität im Preamp. (Bild: Forza Silicon)

Wenn der Prozentsatz der Aggressoren je nach Szenerie zunimmt, wird Kickback zunehmen. Bei der Erstellung eines Layouts für die ADC-Spalte sollte der Rampen-Routing sorgfältig berücksichtigt werden. Eine weitere Quelle parasitärer Kopplung ist der CGD des Eingangs-MOSFETs des Preamps (Abbildung 4). Diese Bauelemente sind darauf ausgelegt, große W und L zu haben, um Flimmernrauschen zu reduzieren, und haben daher eine größere assoziierte Kapazität. Die Verwendung einer Kaskoden-Konfiguration am Preamp hilft, den Miller-Effekt der Kapazität zu reduzieren.

Eine weitere Störungsquelle ist der Komparator-Bias. Die Störung kann auf dem Bias selbst oder auf der Versorgung/Masse liegen, auf die er referenziert wird. Dies wird durch den CGD der Stromquelle verursacht (derselbe Mechanismus wie beim Preamp). Die Versorgungs-/Massenstörung wird durch plötzlichen IR-Drop verursacht, wenn der Komparator-Ausgang schaltet. Der IR-Drop-Pegel kann groß werden, da der Strom nicht vernachlässigbar ist, besonders wenn viele ADCs gleichzeitig konvertieren oder die Impedanz von Versorgung und Masse groß ist, beispielsweise aufgrund begrenzter Metalllagen.

Abbildung 5. Variation in ADC-Konvertierung aufgrund von Unterschieden in der Übergangszeit. (Bild: Forza Silicon)

Als Ergebnis aktueller Trends zu höherer Auflösung im gleichen Bildsensorformat und höherer Bildrate wurde der ADC-Abstand verringert, um mehr ADCs unterzubringen und die Spezifikation zu erreichen. Da die Sensorgröße nicht proportional angepasst wird, hat sich das Routing für Versorgungs- und Massenetze nicht im gleichen Faktor verbessert. Der IR-Drop verursacht eine Änderung des VGS des Komparator-Bias, was zu einer Stromänderung für die Opfer-ADCs-Komparatoren führt. Daraufhin ändert Rauschen auf dem Bias-Strom die Übergangszeit des Komparators, was sich als Nichtlinearität manifestieren kann (Abbildung 5).

Die Nichtlinearität wird bei schnelleren ADC-Zählraten signifikanter, die verwendet werden, um die effektive Zeilenzeit zu reduzieren und hohe Bildraten zu erreichen. Um die Störung zu reduzieren, gibt es mehrere Optionen. Erstens kann die Treiberstärke des Bias-Generators erhöht werden, um die Impedanz des Bias-Knotens zu verringern, was ein schnelleres Abklingen der Störung unterstützt. Zweitens kann die Anzahl der schnell schaltenden Gatter auf derselben Power-Domain verringert werden, was die Reduzierung des IR-Drops auf Versorgung/Masse unterstützt. Dies wird erreicht, indem diese Bauelemente auf eine andere Power-Domain verschoben werden. Auch sollte der Versorgungs-/Massen-Routing-Widerstand sorgfältig minimiert werden.

Ein weiterer Ansatz ist, den Effekt des Glitches auf die Opfer-ADCs zu reduzieren. Dies kann erreicht werden, indem die Bias-Spannung in jedem ADC separat gesampelt wird. Als Folge wird sich die Störung nicht durch das Bias-Netz ausbreiten; jede Störung auf Versorgung/Masse wird auf die gesampelte Bias-Spannung gespiegelt, wodurch derselbe VGS beibehalten wird. Es sollte darauf geachtet werden, den Sampling-Cap so zu dimensionieren, dass die Versorgungs-/Massenstörung den VGS nicht ändert. Ein Trade-off beim Sampling der Komparator-Bias-Spannung ist die Einführung von kTC-Rauschen. Da der Komparator dem Preamp in der Signalkette folgt, ist der Effekt von kTC auf das eingangsbezogene ADC-Zeitrauschen meist vernachlässigbar.

Abbildung 6. INL-Simulations-Testbench. In diesem Diagramm ist das ADC-Array in neun Abschnitte unterteilt. (Bild: Forza Silicon)

Um diesen Effekt zu untersuchen, wird das ADC-Array modelliert und INL geplottet. Routing-Widerstand für alle Versorgungen, Massen, Biases und Rampe wird im Simulations-Testbench modelliert. Die Referenzen – Rampe und Biases – werden horizontal geroutet. Versorgungen und Massen werden horizontal und vertikal geroutet. Das ADC-Array wird durch Aufteilung in Abschnitte und Verwendung des m-Faktors modelliert. Besondere Sorgfalt wird auf die Entscheidung über die Anzahl der Abschnitte gelegt, die nötig sind, um das Array so zu modellieren, dass jede Versorgungs-/Massen-bezogene Variation in vernünftiger Laufzeit simuliert werden kann. Dunkle Spalten sind auch im Testbench enthalten. Die ADCs sind RC-extrahiert, damit der Effekt parasitärer Kapazität in den Ergebnissen sichtbar wird. Vertikales Routing für Versorgungen und Masse wird sorgfältig modelliert, um das tatsächliche Routing im Sensor darzustellen. Der Testbench ist so eingerichtet, dass ein Abschnitt des Arrays auf einem festen dunklen Signallevel gehalten wird. Der Eingang für den Rest der ADCs im Array wird gesweept, um ihren INL-Plot zu erhalten. Die Linearität jedes Abschnitts wird verglichen, um festzustellen, ob ein räumliches Muster vorliegt. Das Blockdiagramm des Testbench ist in Abbildung 6 gezeigt.

Abbildung 7. INL-Plot-Vergleich. (Bild: Forza Silicon)

Das Simulationsergebnis vor und nach Modifikationen ist in Abbildung 7 gezeigt. Der INL-Plot betrifft die ersten 25 Prozent des Signalbereichs. Das ursprüngliche Ergebnis zeigt den INL-Plot ohne Modifikationen. Die nächsten beiden Plots zeigen den INL mit den im vorherigen Abschnitt erwähnten Modifikationen. In einem Plot wird der Komparator-Bias nicht gesampelt, im anderen Fall wird der Komparator-Bias gesampelt. Wie zu sehen ist, verbessert sich die INL signifikant, wenn der Komparator-Bias gesampelt wird.

Dieser Artikel präsentierte eine Analyse- und Simulationsmethodik zur Vorhersage der Low-Light-Nichtlinearität in einem ADC-Array. Konventionelle INL-Quellen sind gut verstanden, aber da die Pixelarray-Auflösung gestiegen ist und der ADC-Abstand infolgedessen reduziert wurde, sind zusätzliche Array-Quellen der Nichtlinearität prominent geworden. Mehrere mögliche Quellen können die gemeinsamen Netze in einem ADC-Array beeinflussen, am prominentesten Rampe und Biases. Methoden zur Reduzierung dieser Störung werden präsentiert, die sorgfältige Designentscheidungen erfordern. Eine Methode zur Identifizierung der Quellen wird ebenfalls vorgestellt, die sorgfältige Modellierung des ADC-Arrays erfordert. Simulierte Ergebnisse zeigen einen Dip im INL bei niedrigen Code-Levels, der nach Modifikationen verbessert wird.

Dieser Artikel wurde von Jatin Hansrani, Senior Analog Design Engineer, Forza Silicon Corporation (Pasadena, CA), verfasst. Weitere Informationen hier.