Optimierung der Spacer-Engineering für Dual-Gate-Tunnel-FET-DRAM: Verbesserung der Retention und Reduzierung statischer Leistung

Zusammenfassung

Das Dual-Gate-Tunnel-FET (DGTFET) DRAM bietet ein kondensatorfreies Design und bemerkenswert lange Retention. Mit dem Silvaco-Atlas-Simulator optimieren wir systematisch den Spacer-Dielektrikum-Stack, um Leckstrom beim Lesen von Null zu unterdrücken und das Haltefenster zu erweitern. Simulationsergebnisse zeigen, dass ein Low-k-Spacer an der Quelle und ein High-k-Spacer am Drain den besten Kompromiss erzielen, mit einem sub-pikoampere Lesen-Null-Strom (1×10⁻¹⁴ A/µm) und einer 10-Sekunden-Retentionszeit. Diese Konfiguration reduziert statischen Stromverbrauch und Refresh-Overhead, während sie ein Lesen-Eins/Lesen-Null-Stromverhältnis von 10⁷ liefert. Skalierbarkeitsanalyse zeigt den verbleibenden Flaschenhals und skizziert zukünftige Verbesserungsrichtungen.

Hintergrund

Mit schrumpfenden Gerätegeometrien kämpft das konventionelle 1T-1C-DRAM mit Skalierung, da der Kondensator nicht über ein bestimmtes Limit hinaus verkleinert werden kann [1–3]. Die Speicherindustrie erforscht daher neue Materialien und Gerätearchitekturen, um die Dichte zu erhöhen [4,5]. Ein vielversprechender Ansatz ist das 1T-DRAM mit kondensatorloser Struktur, erstmals in den frühen 1990ern berichtet [6,7]. In dieser Architektur wird eine logische '1' durch einen von vier Mechanismen gespeichert: Impact-Ionisation [8], Bipolar-Transistor [9], Band-zu-Band-Tunneln (BTBT) [10] oder Gate-Tunneln [11]. Der Tunnel-Feldeffekttransistor (TFET) basierend auf BTBT gilt als potenzieller MOSFET-Ersatz, da er ein hohes Ein/Aus-Verhältnis und einen ultraniedrigen Aus-Zustandsstrom bietet [12–14]. Diese Attribute sind besonders vorteilhaft für DRAM, wo niedriger Aus-Zustands-Leckstrom in minimalen Lesen-Null-Strom und reduzierten statischen Stromverbrauch übersetzt. Mehrere Gruppen haben TFET-basiertes DRAM untersucht [15–20], wobei niedrige Lesen-Null-Ströme und lange Retentionszeiten demonstriert wurden. Darunter sticht das Dual-Gate-TFET (DGTFET) DRAM hervor [19,20]. In einem DGTFET-DRAM basieren sowohl Schreib- als auch Lesevorgänge auf BTBT. Experimente berichten einen Lesen-Null-Strom von nur 1 nA/µm – weit unter dem traditionellen 1T-1C-DRAM – und eine Retentionszeit von 2 s, weit über dem typischen 64 ms Refresh-Intervall in Computersystemen [21]. Selbst bei 85 °C bleibt die Retention über 300 ms, was Robustheit unter harten Bedingungen anzeigt. Das kondensatorfreie Design erhöht zudem die Packungsdichte, was DGTFET-DRAM zu einem überzeugenden Kandidaten für Speicher der nächsten Generation macht. Trotz dieser Stärken sind berichtete Retentionszeiten und Lesen-Null-Ströme noch nicht optimal, da die DGTFET-Geometrie nicht vollständig optimiert wurde. In dieser Arbeit konzentrieren wir uns auf Spacer-Engineering – die Wahl des Dielektrikums in den drei Spacern (Quelle, Gate-Gap und Drain) – um die DGTFET-Leistung zu verbessern. Spacer sind nahe an den Tunnelübergängen positioniert und üben daher starken Einfluss auf BTBT aus [22,23]. Durch systematische Untersuchung der Auswirkungen von Low-k (SiO₂) versus High-k (HfO₂) Dielektrika in jedem Spacer schlagen wir eine optimierte Konfiguration vor, die Lesen-Null-Leckage drastisch reduziert und die Retentionszeit verlängert.

Gerätestruktur und Simulationsmethode

Das DGTFET übernimmt eine P-I-N-Konfiguration, wie in Abb. 1a gezeigt. Quelle und Drain sind stark dotierte P⁺ (10²⁰/cm³) und N⁺ (10²⁰/cm³) Bereiche. Der intrinsische Kanal ist in zwei Gate-Abschnitte aufgeteilt: Gate1, ein N⁺ Polysilizium, und Gate2, ein P⁺ Polysilizium, getrennt durch einen schmalen Gap. Das P⁺ Gate2 bildet einen tiefen Ladungsspeicher-Well, während das N⁺ Gate1 das Tunneln während des Lesens steuert. Quellen- und Drain-Spacer (S_Spacer und D_Spacer) und der Gate-Gap-Spacer (G_Spacer) defaulten auf SiO₂. Geräteabmessungen sind: Siliziumfilm-Dicke T_si = 20 nm, Gate1-Länge L_g1 = 400 nm, Gate2-Länge L_g2 = 200 nm, Gate-Gap-Länge L_gap = 50 nm, und Gate-Oxid-Dicke T_oxide = 3 nm (HfO₂). Simulationen wurden in Silvaco-Atlas mit einem nicht-lokalen BTBT-Modell durchgeführt, das räumliche Bandkanten-Variationen und Trägergenerierung/Rekombination berücksichtigt [24]. Modellparameter wurden an experimentellen Daten für SOI-TFETs kalibriert [25], was Elektronen- und Loch-Effektivmassen von 0,22 m₀ und 0,52 m₀ ergab. Schwere Dotierung erfordert Bandlückennarrowing, Fermi-Dirac-Statistik, Shockley-Read-Hall-Rekombination und Dotierungs-/Temperatur-abhängige Mobilitätsmodelle. Trägerlebensdauer – kritisch für Retention – wurde auf 100 ns gesetzt, geleitet durch Literaturbereiche von 1 µs bis 10 ns [26–28]. Scharfetter- und Schenk-Modelle wurden verwendet, um Lebensdauerabhängigkeiten von Dotierung und Temperatur zu erfassen.

Ergebnisse und Diskussion

Betriebsmechanismus

Schreib- und Lesevorgänge in einem DGTFET-DRAM werden durch BTBT am Drain (Schreiben) und an der Quelle (Lesen) gesteuert. Abbildung 2 illustriert die Banddiagramme während dieser Vorgänge. Während eines Schreib-'1' senkt ein negativer Bias an Gate2 das Kanalband unter Gate2, wodurch eine dünne Barriere an der Drain-Seite entsteht und Elektronen zum Drain tunneln können, während sich Löcher im tiefen Potentialtopf (~1,2 V) ansammeln. Umgekehrt vertreibt ein positiver Gate2-Bias während eines Schreib-'0' Löcher aus dem Well und stellt den Aus-Zustand wieder her. Lesen-'1' (Abb. 2b) offenbart eine Kanalbarriere zwischen Gate1 und Gate2, aber nicht am Kanalboden, was einen geneigten Leitpfad von der Vorderseite von Gate1 zur Rückseite von Gate2 ermöglicht. Lesen-'0' (Abb. 2c) zeigt eine ausgeprägte Kanalbarriere, die Elektronen blockiert und Leckage unterdrückt. Das Inset von Abb. 2d bestätigt, dass Elektronen diese Barriere während Lesen-'0' nicht überwinden können. Optimale Programmierbedingungen sind kritisch: ein negativerer Gate2-Bias verbessert gesättigtes BTBT während Schreib-'1'; ein kleiner negativer Bias während Halten erhält die Lochpopulation; und ein höherer Gate1-Bias während Lesen stärkt BTBT für Lesen-'1', erhöht aber Lesen-'0'-Leckage. Tabelle 1 listet die verwendeten Bias-Werte auf, und Abb. 3b demonstriert die resultierenden transitorischen Ströme mit 50 ns Schreiben/Lesen und 100 ns Halten. Das Stromverhältnis I₁/I₀ ≈ 10⁴, passend zu früheren Berichten [17,19,20].

Einfluss der Spacer-Dielektrika

In DGTFET-DRAM kann jeder Spacer entweder aus Low-k SiO₂ oder High-k HfO₂ gefertigt werden, was zu acht möglichen Dielektrikum-Kombinationen führt. Tabelle 2 fasst Lesen-1 (I₁), Lesen-0 (I₀) und I₁/I₀-Verhältnis für jede Konfiguration sowie Retention bei 2 s Haltezeit zusammen. Die Notation "S" und "H" bezeichnen SiO₂ und HfO₂, und der Drei-Buchstaben-Code listet S_Spacer, G_Spacer und D_Spacer in dieser Reihenfolge auf. Die Daten zeigen, dass der Quell-Spacer I₁ dominiert: SiO₂ am S_Spacer steigert I₁ um zwei Größenordnungen relativ zu HfO₂. Der Drain-Spacer kontrolliert hauptsächlich I₀: ein HfO₂ D_Spacer unterdrückt Lesen-Null-Leckage auf ~10⁻¹⁴ A/µm. Daher ist die optimale Konfiguration Low-k an der Quelle und High-k am Drain, während der Gate-Gap-Spacer vernachlässigbaren Einfluss hat, wenn die anderen beiden festgelegt sind.

Einfluss des Quell-Spacers

Der Vergleich von H/S/S und S/S/S (Abb. 4) zeigt, dass SiO₂ an der Quelle den Lesen-1-Strom um ~100× erhöht. Abbildung 5 veranschaulicht, dass HfO₂ an der Quelle den Oberflächen-Absorptionsbereich am Quell-Übergang erweitert, was die Tunnelbarriere verbreitert. Folglich ist die Tunnelstrecke (Abb. 6a) größer für H/S/S, und das Randfeld (Abb. 6b) ist höher, was das Spitzenfeld reduziert und BTBT unterdrückt. Die exponentielle BTBT-Abhängigkeit vom elektrischen Feld erklärt, warum I₁ für S/S/S signifikant höher ist. Daher ist ein Low-k-Quell-Spacer essenziell für die Maximierung des Lesen-1-Stroms.

Einfluss des Drain-Spacers

Mit S_Spacer und G_Spacer festgelegt auf SiO₂, ändert das Wechseln von D_Spacer von SiO₂ zu HfO₂ (Abb. 7) die Schreib-, Halte- und Leseströme dramatisch. Ein High-k-D_Spacer vertieft den Potentialtopf während Schreib-1, verstärkt den BTBT-Antrieb und erhöht I₁. Während Halten-0 unterdrückt der High-k-Spacer BTBT am Drain, reduziert den rekombinationsinduzierten Halten-0-Strom. Beim Lesen-0 resultiert der Unterschied in I₀ hauptsächlich aus Rekombination: ein SiO₂-D_Spacer erlaubt mehr Löcher während Halten-0 anzusammeln, was die Rekombinationsrate und damit die Lesen-Null-Leckage erhöht (Abb. 9). Daher ist ein High-k-Drain-Spacer kritisch für die Minimierung der Lesen-Null-Leckage.

Retentionszeit

Retention wird durch Lochrekombination während des Haltens begrenzt. Tabelle 2 zeigt, dass selbst nach 2 s Geräte mit optimalem Spacer (S/S/H oder S/H/H) I₁/I₀ > 10⁴ beibehalten. Wir definieren die Retentionszeit (RT) als die längste Haltezeit, für die I₁/I₀ über 10³ bleibt. Abbildung 10 demonstriert, dass der optimierte Spacer eine RT von 10 s ergibt, weit über dem konventionellen 64 ms Refresh-Intervall. Im Vergleich zu früheren Studien [17–20] erreicht das optimierte DGTFET-DRAM zwei Größenordnungen niedrigeren Lesen-Null-Strom und zehnfach längere RT, was seine Eignung für niedrigenergetische, hochdichte Speicher bestätigt.

Skalierbarkeit

Skalierbarkeit wurde bewertet, indem L_g1, L_g2 und L_gap reduziert wurden, während RT > 2 s erhalten blieb. Tabelle 4 listet die Leistung der S/S/H-Konfiguration über diese Dimensionen auf. Die Reduzierung von L_g1 unter 200 nm verschlechtert I₁ schwerwiegend aufgrund verminderter Gate-Kontrolle über die n-Typ-Barriere, während kürzeres L_g2 die Gate1-Gate2-Barriere verengt und I₀ erhöht. L_gap hat minimalen Einfluss auf I₁, erhöht aber I₀ leicht, wenn es unter 20 nm reduziert wird. Folglich sind die kleinsten tragfähigen Dimensionen L_g1 = 200 nm, L_g2 = 150 nm und L_gap = 20 nm, die noch den 20 nm/18 nm Knoten 1T-1C-DRAM übersteigen. Dennoch rechtfertigen die Vorteile einer kondensatorfreien, niedrigenergetischen, langen-RT-Architektur den größeren Footprint. Zukünftige Arbeiten zielen auf sub-100-nm-Skalierung von DGTFET-DRAM ab.

Schlussfolgerungen

Wir haben gezeigt, dass Spacer-Engineering die DGTFET-DRAM-Leistung tiefgreifend beeinflusst. Ein Low-k-Spacer an der Quelle erweitert den Oberflächen-Absorptionsbereich und steigert den Lesen-1-Strom, während ein High-k-Spacer am Drain die Lesen-Null-Leckage durch Vertiefung des Potentialtopfs und Begrenzung von BTBT während des Haltens unterdrückt. Die Optimierung des Dielektrikum-Stacks ergibt einen sub-pikoampere Lesen-Null-Strom und eine 10-Sekunden-Retentionszeit, übertrifft frühere TFET-DRAMs und liefert ein 10⁷ Lesen-Verhältnis. Skalierbarkeitsanalyse zeigt, dass die minimalen tragfähigen Dimensionen größer bleiben als State-of-the-Art 1T-1C-DRAM, aber die kondensatorfreie, niedrigenergetische und lange-Retention-Vorteile machen DGTFET-DRAM zu einem überzeugenden Weg nach vorne. Zukünftige Anstrengungen werden sich auf sub-100-nm-Skalierung und Integration in hochdichte Speicher-Arrays konzentrieren.

Abkürzungen

DGTFET:

Dual-Gate-Tunnel-Feldeffekttransistor

DRAM:

Dynamischer Random-Access-Speicher