CMOS-Gatterschaltungen: Design, Betrieb und Vergleich zu TTL

Bisher war unsere Analyse von Transistorlogikschaltungen auf das TTL-Designparadigma beschränkt, bei dem Bipolartransistoren verwendet werden und die allgemeine Strategie gilt, dass offene Eingänge „high“ (mit V_cc verbunden) entsprechen – und entsprechend „Open-Collector“-Ausgangsstufen erlaubt sind. Dies ist jedoch nicht der einzige Weg, Logikgatter zu bauen.

Feldeffekttransistoren

Feldeffekttransistoren, insbesondere die isolierte-Gate-Variante (IGFET), können im Gatterdesign eingesetzt werden. Da sie spannungsgesteuert statt stromgesteuert sind, ermöglichen IGFETs einfachere Schaltungen. Betrachten Sie den unten gezeigten Inverter, gebaut mit P- und N-Kanal-IGFETs:

Die Bezeichnung V_dd an der positiven Versorgung folgt derselben Konvention wie V_cc in TTL: Sie bezeichnet die konstante Spannung, die an den Drain eines Feldeffekttransistors angelegt wird, bezogen auf Masse.

Gatterbetrieb mit Enhancement-Mode IGFETs

Low-Eingang

Verbinden Sie die Schaltung mit einer Stromquelle und Eingangsschalter und beobachten Sie das Verhalten. Beachten Sie, dass diese IGFETs E-Typ (Enhancement-Mode) sind und somit normalerweise aus sind.

Sie schalten nur ein, wenn die Gate-Drain- (oder Gate-Substrat-) Spannung die korrekte Polarität hat.

Der obere Transistor ist P-Kanal. Wenn sein Substrat positiver als das Gate ist (Gate negativ relativ zum Substrat), bildet sich der Kanal und Strom fließt zwischen Source und Drain. In der Illustration ist der obere Transistor an, der untere N-Kanal-Transistor aus (null Gate-Substrat-Spannung).

Dadurch verbindet sich der Ausgang fest mit V_dd und hat einen sehr hohen Widerstand zur Masse, was ein logisches „high“ (1) ergibt, wenn der Eingang „low“ (0) ist.

High-Eingang

Schalten Sie den Eingang in den entgegengesetzten Zustand:

Nun sättigt der untere N-Kanal-Transistor, während der obere P-Kanal aus bleibt. Der Ausgang wird „low“ (0). Die Schaltung funktioniert als Inverter (NOT-Gatter).

Complementary Metal-Oxide-Semiconductors (CMOS)

Die Verwendung von MOSFETs statt Bipolartransistoren vereinfacht das Inverter-Design erheblich. Der Ausgang schwebt nie – dank der natürlichen „Totem-Pole“-Konfiguration, die sowohl Strom liefern (source) als auch aufnehmen (sink) kann.

Die Eleganz dieses Gatters resultiert aus der komplementären Nutzung von P- und N-Kanal-IGFETs. Solche Schaltungen werden als CMOS (Complementary Metal-Oxide-Semiconductor) klassifiziert.

Herausforderungen und Lösungen bei CMOS-Gattern

Im Gegensatz zu TTL sind CMOS-Gatter anfällig für hohe Spannungen durch statische Elektrizität und können versehentlich in einen Logikzustand getrieben werden, wenn sie offen gelassen werden. Daher sollten offene Eingänge immer vermieden werden.

Probleme mit offenen Eingängen

Betrachten Sie einen Einwegschalter, der einen Eingang in einem Zustand mit V_dd oder Masse verbindet, ihn im anderen Zustand aber offen lässt:

Ebenso kann ein Open-Collector-TTL-Ausgang (der bei high schwebt) einen CMOS-Eingang undefiniert lassen:

Pull-Up- und Pull-Down-Widerstände

Um schwebende Eingänge zu stabilisieren, wird ein Widerstand an V_dd (Pull-Up) oder Masse (Pull-Down) angeschlossen. Ein typischer Wert ist 10 kΩ, der genaue Widerstand ist nicht kritisch.

Pull-Up-Beispiel:

Pull-Down-Beispiel:

Beim Anschluss eines Open-Collector-TTL-Ausgangs an einen CMOS-Eingang ist ein Pull-Up-Widerstand erforderlich, um den high-Zustand zu definieren:

Bei mehr-ingangsigen CMOS-Gattern benötigt jeder Eingang seinen eigenen Pull-Up- oder Pull-Down-Widerstand.

Design von Mehrereingangs-CMOS-Gattern

CMOS NAND-Gatter

Unten sehen Sie ein typisches CMOS-NAND-Schaltbild:

Transistoren Q₁ und Q₃ bilden ein serielles P-/N-Kanal-Paar, gesteuert von Eingang A, während Q₂ und Q₄ ein ähnliches Paar für Eingang B bilden. Die oberen Transistoren liefern Strom von V_dd, die unteren leiten zur Masse. Der Ausgang ist high, solange nicht beide unteren Transistoren gleichzeitig leiten – also nur, wenn beide Eingänge high sind.

Wahrheitstabellen-Illustrationen

Nachfolgend visuelle Darstellungen des NAND-Gatter-Verhaltens für alle vier Eingangskombinationen:

CMOS AND-Gatter

Ein AND-Gatter lässt sich durch Einfügen einer Inverterstufe am Ausgang eines NAND-Gatters erhalten:

CMOS NOR-Gatter

Ähnlich dem NAND nutzt ein NOR-Gatter vier MOSFETs, ordnet sie aber anders an: zwei serielle sourcing-Transistoren und zwei parallele sinking-Transistoren. Der Ausgang geht high nur, wenn beide Eingänge low sind.

CMOS OR-Gatter

Durch Hinzufügen eines Inverters zum NOR-Gatter-Ausgang wird eine OR-Funktion erreicht.

TTL vs. CMOS: Vor- und Nachteile

Beide, TTL und CMOS, können jede logische Funktion implementieren, unterscheiden sich aber in wesentlichen Aspekten:

• Leistungsaufnahme: CMOS zieht praktisch keinen statischen Strom, während TTL einen konstanten Bias-Strom verbraucht. Allerdings steigt die CMOS-Leistung mit der Schaltfrequenz; TTL-Leistung bleibt relativ konstant.
• Fan-Out: CMOS-Eingänge ziehen minimalen Strom, sodass ein einzelnes Gatter viele andere treiben kann. TTL-Fan-Out ist durch stromgesteuerte Eingänge begrenzt.
• Versorgungsspannungsbereich: TTL arbeitet typischerweise bei 4,75–5,25 V. CMOS deckt bequem 3–15 V ab, dank spannungsgesteuerter MOSFETs.
• Geschwindigkeit: TTL ist generell schneller als CMOS, da MOSFET-Eingangskapazitäten größere RC-Zeitkonstanten erzeugen und Anstiegs-/Abfallzeiten verlangsamen.

CMOS-Geschwindigkeit erhöhen: B-Series-Gatter

Um CMOS' langsamere Ansprechzeit zu mildern, können Ausgangspuffer (zwei kaskadierte Inverter) hinzugefügt werden, was die Spannungsverstärkung erhöht und Übergänge beschleunigt. Zwar logisch redundant, verbessern die zusätzlichen Stufen die Performance durch Verstärkung der Signalausschläge.

Zusammenfassung

• CMOS-Logikgatter nutzen MOSFETs statt Bipolartransistoren.
• Eingänge sind empfindlich gegen statische Elektrizität und dürfen nicht schweben.
• Pull-Up/Pull-Down-Widerstände lösen Schweb-Eingangs-Probleme.
• CMOS verbraucht weniger Leistung als TTL, aber die Leistung steigt mit der Frequenz.
• CMOS-Eingänge ziehen weit weniger Strom, was höheren Fan-Out ermöglicht.
• CMOS arbeitet über breiteren Versorgungsbereich (3–15 V) vs. TTL (4,75–5,25 V).
• CMOS hat niedrigere Maximalfrequenz wegen Eingangskapazität.
• B-Series-Gatter nutzen gepufferte Ausgänge für höhere Geschwindigkeit.

Verwandte Arbeitsblätter

• Insulated Gate Field-Effect Transistors Worksheet
• CMOS Logic Gates Worksheet