CMOS-Gate-Schaltung

Bisher beschränkte sich unsere Analyse von Transistorlogikschaltungen auf die TTL Designparadigma, bei dem Bipolartransistoren verwendet werden, und die allgemeine Strategie, dass schwebende Eingänge äquivalent zu „high“ sind (verbunden mit V_cc ) Eingänge – und entsprechend die Zulässigkeit von „Open-Collector“-Endstufen – bleibt erhalten. Dies ist jedoch nicht die einzige Möglichkeit, logische Gatter zu bauen.

Feldeffekttransistoren

Feldeffekttransistoren, insbesondere die Variante mit isoliertem Gate, können beim Entwurf von Gate-Schaltungen verwendet werden. Da IGFETs eher spannungsgesteuerte als stromgesteuerte Bauelemente sind, neigen sie dazu, sehr einfache Schaltungsdesigns zu ermöglichen. Nehmen wir zum Beispiel die folgende Wechselrichterschaltung, die mit P- und N-Kanal-IGFETs aufgebaut ist:

Beachten Sie das „V_dd ”-Etikett am Pluspol der Stromversorgung. Dieses Label folgt derselben Konvention wie „V_cc . ” in TTL-Schaltungen:steht für die konstante Spannung, die am Drain eines Feldeffekttransistors in Bezug auf Masse anliegt.

Feldeffekttransistoren in Gate-Schaltungen

Niedriger Input

Lassen Sie uns diese Gate-Schaltung an eine Stromquelle und einen Eingangsschalter anschließen und ihre Funktion untersuchen. Bitte beachten Sie, dass diese IGFET-Transistoren vom E-Typ (Enhancement-Mode) sind und daher normalerweise ausgeschaltet sind Geräte.

Es braucht eine angelegte Spannung zwischen Gate und Drain (eigentlich zwischen Gate und Substrat) der richtigen Polarität, um sie ein vorzuspannen .

Der obere Transistor ist ein P-Kanal-IGFET. Wenn der Kanal (Substrat) positiver gemacht wird als das Gate (Gate negativ in Bezug auf das Substrat), wird der Kanal verstärkt und Strom wird zwischen Source und Drain zugelassen.

In der obigen Abbildung ist also der obere Transistor eingeschaltet. Der untere Transistor, der keine Spannung zwischen Gate und Substrat (Source) hat, befindet sich im Normalmodus:aus .

Somit ist die Wirkung dieser beiden Transistoren derart, dass der Ausgangsanschluss der Gate-Schaltung eine feste Verbindung zu V_dd . hat und eine sehr hochohmige Verbindung zur Erde. Dadurch wird der Ausgang „high“ (1) für den „low“ (0) Zustand des Eingangs.

Hohe Eingabe

Als nächstes bewegen wir den Eingangsschalter in die andere Position und sehen, was passiert:

Jetzt ist der untere Transistor (N-Kanal) gesättigt, weil zwischen Gate und Substrat (Kanal) genügend Spannung der richtigen Polarität angelegt ist, um ihn einzuschalten (positiv am Gate, negativ am Kanal). Der obere Transistor, an dessen Gate und Substrat keine Spannung angelegt ist, befindet sich im Normalmodus:aus .

Somit ist der Ausgang dieser Torschaltung nun „low“ (0). Diese Schaltung zeigt eindeutig das Verhalten eines Inverters oder NICHT-Gatters.

Komplementäre Metalloxid-Halbleiter (CMOS)

Die Verwendung von Feldeffekttransistoren anstelle von Bipolartransistoren hat das Design des Invertergates stark vereinfacht. Beachten Sie, dass der Ausgang dieses Gates niemals schwimmt, wie es bei der einfachsten TTL-Schaltung der Fall ist:Es hat eine natürliche „Totem-Pole“-Konfiguration, die sowohl Laststrom liefern als auch senken kann.

Der Schlüssel zum eleganten Design dieser Gate-Schaltung ist die komplementäre Verwendung von P- und N-Kanal-IGFETs. Da IGFETs häufiger als MOSFETs bekannt sind (M u.a.-O xide-S Halbleiter F Feld E Wirkung T ransistor) und diese Schaltung verwendet sowohl P- als auch N-Kanal-Transistoren zusammen, die allgemeine Klassifizierung von Gate-Schaltungen wie dieser ist CMOS :C ergänzende M u. a. O xide S Halbleiter.

CMOS Gates:Herausforderungen und Lösungen

CMOS-Schaltungen werden nicht von den inhärenten Nichtlinearitäten der Feldeffekttransistoren geplagt, denn als digitale Schaltungen arbeiten ihre Transistoren immer entweder im gesättigten oder Abbruch Modi und nie im aktiven Modus. Ihre Eingänge reagieren jedoch empfindlich auf hohe Spannungen, die durch elektrostatische (statische Elektrizität) Quellen erzeugt werden, und können sogar durch Störspannungsquellen in die Zustände „hoch“ (1) oder „niedrig“ (0) aktiviert werden, wenn sie schwebend gelassen werden.

Aus diesem Grund ist es nicht ratsam, einen CMOS-Logikgattereingang unter keinen Umständen schweben zu lassen. Bitte beachten Sie, dass sich dies stark vom Verhalten eines TTL-Gatters unterscheidet, bei dem ein schwebender Eingang sicher als „hoher“ (1) Logikpegel interpretiert wurde.

CMOS-Probleme mit Floating Inputs

Dies kann zu Problemen führen, wenn der Eingang zu einem CMOS-Logikgatter von einem Single-Throw-Schalter angesteuert wird, wobei in einem Zustand der Eingang fest mit entweder V_dd . verbunden ist oder Masse und der andere Zustand hat den Eingang schwebend (nicht mit irgendetwas verbunden):

Dieses Problem tritt auch auf, wenn ein CMOS-Gate-Eingang von einem offenen Kollektor angesteuert wird TTL-Tor. Da der Ausgang eines solchen TTL-Gates schwimmt, wenn er „high“ (1) wird, verbleibt der CMOS-Gate-Eingang in einem unsicheren Zustand:

Lösung für schwebende Eingaben

Pullup-Widerstände

Glücklicherweise gibt es für dieses Dilemma eine einfache Lösung, die häufig in CMOS-Logikschaltungen verwendet wird. Immer wenn ein Single-Throw-Schalter (oder eine andere Art von Gate-Ausgang, der beides nicht in der Lage ist) Stromquelle und -senke) wird verwendet, um einen CMOS-Eingang anzusteuern, einen Widerstand, der entweder mit V_dd . verbunden ist oder Masse kann verwendet werden, um einen stabilen Logikpegel für den Zustand bereitzustellen, in dem der Ausgang des Antriebsgeräts potenzialfrei ist.

Der Wert dieses Widerstands ist nicht kritisch:10 kΩ sind normalerweise ausreichend. Wenn dieser Widerstand verwendet wird, um einen „hohen“ (1) Logikpegel im Fall einer schwebenden Signalquelle bereitzustellen, wird dieser Widerstand als Pullup-Widerstand bezeichnet :

Pulldown-Widerstände

Wenn ein solcher Widerstand verwendet wird, um im Fall einer schwebenden Signalquelle einen „niedrigen“ (0) Logikpegel bereitzustellen, wird er als Pulldown-Widerstand bezeichnet . Auch hier ist der Wert für einen Pulldown-Widerstand nicht kritisch:

Weil Open-Collector-TTL-Ausgänge immer sinken, niemals Quelle, Strom, ziehenup Widerstände sind erforderlich, wenn ein solcher Ausgang mit einem CMOS-Gate-Eingang verbunden wird:

Mehrere Pullup- und Pulldown-Widerstände

Obwohl die in den vorhergehenden Beispielen verwendeten CMOS-Gates alle Inverter (Einzeleingang) waren, gilt das gleiche Prinzip der Pullup- und Pulldown-Widerstände für CMOS-Gates mit mehreren Eingängen. Natürlich wird für jeden Gate-Eingang ein separater Pullup- oder Pulldown-Widerstand benötigt:

Dies bringt uns zur nächsten Frage:Wie entwerfen wir CMOS-Gatter mit mehreren Eingängen wie AND, NAND, OR und NOR? Es überrascht nicht, dass die Antworten auf diese Frage eine Einfachheit des Designs zeigen, die der des CMOS-Inverters gegenüber seinem TTL-Äquivalent ähnelt.

CMOS-NAND-Gatter

Hier ist zum Beispiel das schematische Diagramm für ein CMOS-NAND-Gatter:

Beachten Sie, wie die Transistoren Q₁ und Q₃ ähneln dem in Reihe geschalteten komplementären Paar aus der Wechselrichterschaltung. Beide werden durch das gleiche Eingangssignal (Eingang A) gesteuert, wobei der obere Transistor ausgeschaltet und der untere Transistor eingeschaltet wird, wenn der Eingang „high“ ist (1) und umgekehrt.

Beachten Sie auch, wie die Transistoren Q₂ und Q₄ werden in ähnlicher Weise vom gleichen Eingangssignal (Eingang B) gesteuert und zeigen auch das gleiche Ein-/Aus-Verhalten für die gleichen Eingangslogikpegel. Die oberen Transistoren beider Paare (Q₁ und Q₂ ) haben ihre Source- und Drain-Anschlüsse parallel, während die unteren Transistoren (Q₃ und Q₄ ) sind in Reihe geschaltet.

Das bedeutet, dass der Ausgang „high“ (1) wird, wenn entweder der obere Transistor sättigt und geht nur dann auf „low“ (0), wenn beide untere Transistoren sättigen.

CMOS-Schaltungsverhalten für alle Logikeingänge

Die folgende Abbildungssequenz zeigt das Verhalten dieses NAND-Gatters für alle vier Möglichkeiten von Eingangslogikpegeln (00, 01, 10 und 11):

CMOS UND Gate

Wie beim TTL-NAND-Gatter kann die CMOS-NAND-Gatter-Schaltung als Ausgangspunkt für die Erstellung eines UND-Gatters verwendet werden. Es muss lediglich eine weitere Stufe von Transistoren hinzugefügt werden, um das Ausgangssignal zu invertieren:

CMOS-NOR-Gatter

Eine CMOS-NOR-Gatter-Schaltung verwendet vier MOSFETs wie das NAND-Gatter, außer dass ihre Transistoren anders angeordnet sind. Anstelle von zwei parallelen Sourcing (obere) Transistoren verbunden mit V_dd und zwei hintereinander geschaltete sinkende (untere) Transistoren, die mit Masse verbunden sind, verwendet das NOR-Gatter zwei in Reihe geschaltete Sourcing-Transistoren und zwei parallel geschaltete Sink-Transistoren wie folgt:

Wie beim NAND-Gatter sind die Transistoren Q₁ und Q₃ arbeiten als komplementäres Paar, ebenso wie die Transistoren Q₂ und Q₄ . Jedes Paar wird von einem einzigen Eingangssignal gesteuert. Wenn entweder Geben Sie A oder . ein Eingang B sind „high“ (1), mindestens einer der unteren Transistoren (Q₃ oder Q₄ ) wird gesättigt, wodurch der Ausgang „low“ (0) wird.

Nur im Fall von beiden Wenn die Eingänge „low“ (0) sind, befinden sich beide unteren Transistoren im Cutoff-Modus und beide oberen Transistoren sind gesättigt, die Bedingungen, die erforderlich sind, damit der Ausgang „high“ (1) wird. Dieses Verhalten definiert natürlich die NOR-Logikfunktion.

CMOS ODER-Gates

Die ODER-Funktion kann aus dem grundlegenden NOR-Gatter mit dem Hinzufügen einer Inverterstufe am Ausgang aufgebaut werden:

TTL vs. CMOS:Vor- und Nachteile

Da es den Anschein hat, dass jedes Gatter, das mit TTL-Technologie konstruiert werden kann, in CMOS dupliziert werden kann, warum existieren diese beiden „Familien“ des Logikdesigns immer noch nebeneinander? Die Antwort ist, dass sowohl TTL als auch CMOS ihre eigenen einzigartigen Vorteile haben.

Auf der Vergleichsliste zwischen TTL und CMOS steht an erster Stelle das Thema Stromverbrauch. In diesem Leistungsmaß ist CMOS der unangefochtene Sieger. Da die komplementären P- und N-Kanal-MOSFET-Paare einer CMOS-Gate-Schaltung (idealerweise) nie gleichzeitig leitend sind, zieht die Schaltung wenig oder keinen Strom aus dem V_dd Stromversorgung mit Ausnahme des Stroms, der erforderlich ist, um eine Last mit Strom zu versorgen. Auf der anderen Seite kann TTL aufgrund der Vorspannungsanforderungen der Bipolartransistoren, aus denen es hergestellt wird, nicht jederzeit ohne einen gewissen Stromverbrauch funktionieren.

Dieser Vorteil hat jedoch einen Vorbehalt. Während die Verlustleistung eines TTL-Gates unabhängig von seinem/seinen Betriebszustand(en) ziemlich konstant bleibt, verbraucht ein CMOS-Gate mehr Energie, wenn die Frequenz seines/seiner Eingangssignals/e ansteigt. Wenn ein CMOS-Gate in einem statischen (unveränderlichen) Zustand betrieben wird, verbraucht es (idealerweise) keine Leistung.

CMOS-Gate-Schaltungen ziehen jedoch während jedes Ausgangszustandswechsels von „low“ nach „high“ und umgekehrt transienten Strom. Je öfter also ein CMOS-Gate den Modus wechselt, desto häufiger wird Strom aus dem V_dd . gezogen Versorgung, daher größere Verlustleistung bei höheren Frequenzen.

Vorteile von CMOS

Ein CMOS-Gate zieht auch viel weniger Strom von einem Treiber-Gate-Ausgang als ein TTL-Gate, da MOSFETs spannungsgesteuerte und nicht stromgesteuerte Bauelemente sind. Dies bedeutet, dass ein Gate viel mehr CMOS-Eingänge als TTL-Eingänge ansteuern kann. Das Maß dafür, wie viele Gate-Eingänge ein einzelner Gate-Ausgang ansteuern kann, wird als Fanout bezeichnet .

Ein weiterer Vorteil, den CMOS-Gate-Designs gegenüber TTL genießen, ist ein viel breiterer zulässiger Bereich von Stromversorgungsspannungen. Während TTL-Gatter auf die Stromversorgung beschränkt sind (V_cc ) Spannungen zwischen 4,75 und 5,25 Volt, CMOS-Gates können normalerweise mit jeder Spannung zwischen 3 und 15 Volt betrieben werden!

Der Grund für diese Ungleichheit bei den Stromversorgungsspannungen sind die jeweiligen Vorspannungsanforderungen von MOSFETs gegenüber Bipolartransistoren. MOSFETs werden ausschließlich durch die Gatespannung (in Bezug auf das Substrat) gesteuert, während BJTs stromgesteuert sind Geräte.

Die Widerstände der TTL-Gateschaltung werden für die richtigen Vorspannungsströme unter der Annahme einer geregelten 5-Volt-Stromversorgung genau berechnet. Alle signifikanten Schwankungen dieser Versorgungsspannung führen dazu, dass die Vorspannungsströme der Transistoren falsch sind, was dann zu einem unzuverlässigen (unvorhersehbaren) Betrieb führt.

Der einzige Effekt, den Schwankungen der Versorgungsspannung auf ein CMOS-Gate haben, ist die Spannungsdefinition eines „high“-Zustands (1). Für ein CMOS-Gate, das mit einer Versorgungsspannung von 15 Volt (V_dd ) muss ein Eingangssignal in der Nähe von 15 Volt liegen, um als „hoch“ angesehen zu werden (1). Die Spannungsschwelle für ein „niedriges“ (0) Signal bleibt gleich:nahe 0 Volt.

Nachteile von CMOS

Ein entscheidender Nachteil von CMOS ist die langsame Geschwindigkeit im Vergleich zu TTL. Die Eingangskapazitäten eines CMOS-Gates sind viel, viel größer als die eines vergleichbaren TTL-Gates – aufgrund der Verwendung von MOSFETs anstelle von BJTs – und daher reagiert ein CMOS-Gate langsamer auf einen Signalübergang (Low-to-High oder umgekehrt) als ein TTL-Gatter, wobei alle anderen Faktoren gleich sind.

Die RC-Zeitkonstante, die durch Schaltungswiderstände und die Eingangskapazität des Gates gebildet wird, neigt dazu, die schnellen Anstiegs- und Abfallzeiten eines digitalen Logikpegels zu behindern, wodurch die Hochfrequenzleistung verschlechtert wird.

Strategien zur Bekämpfung der Nachteile

Eine Strategie zum Minimieren dieses inhärenten Nachteils der CMOS-Gate-Schaltung besteht darin, das Ausgangssignal mit zusätzlichen Transistorstufen zu „puffern“, um die Gesamtspannungsverstärkung des Bauelements zu erhöhen. Dadurch wird eine Ausgangsspannung mit schnellerem Übergang (high-to-low oder low-to-high) für eine Eingangsspannung bereitgestellt, die sich langsam von einem logischen Zustand in einen anderen ändert.

Betrachten Sie dieses Beispiel eines „ungepufferten“ NOR-Gatters im Vergleich zu einem „gepufferten“ oder B-Serie , NOR-Gatter:

Im Wesentlichen fügt die Designverbesserung der B-Serie dem Ausgang einer einfachen NOR-Schaltung zwei Inverter hinzu. Dies ist für die digitale Logik nutzlos, da zwei kaskadierte Wechselrichter einfach aufheben:

Das Hinzufügen dieser Inverterstufen zur Schaltung dient jedoch dazu, die Gesamtspannungsverstärkung zu erhöhen, den Ausgang empfindlicher gegenüber Änderungen des Eingangszustands zu machen und die inhärente Langsamkeit zu überwinden, die durch die CMOS-Gate-Eingangskapazität verursacht wird.

RÜCKBLICK:

• CMOS-Logikgatter bestehen aus IGFET-Transistoren (MOSFET) und nicht aus Bipolartransistoren.
• CMOS-Gate-Eingänge sind empfindlich gegenüber statischer Elektrizität. Sie können durch hohe Spannungen beschädigt werden und können jeden Logikpegel annehmen, wenn sie schwebend gelassen werden.
• Pullup und Pulldown Widerstände werden verwendet, um zu verhindern, dass ein CMOS-Gate-Eingang schwebt, wenn er von einer Signalquelle angesteuert wird, die nur Strom liefern oder ableiten kann.
• CMOS-Gates verbrauchen weit weniger Energie als vergleichbare TTL-Gates, aber ihre Verlustleistung steigt mit der Signalfrequenz, während die Verlustleistung eines TTL-Gates über einen weiten Bereich von Betriebsbedingungen ungefähr konstant ist.
• CMOS-Gate-Eingänge ziehen weit weniger Strom als TTL-Eingänge, da MOSFETs spannungsgesteuerte, nicht stromgesteuerte Geräte sind.
• CMOS-Gates können mit einem viel größeren Spannungsbereich als TTL betrieben werden:normalerweise 3 bis 15 Volt gegenüber 4,75 bis 5,25 Volt bei TTL.
• CMOS-Gates haben aufgrund der durch die MOSFET-Gates verursachten Eingangskapazitäten in der Regel eine viel niedrigere maximale Betriebsfrequenz als TTL-Gates.
• B-Serie CMOS-Gates haben „gepufferte“ Ausgänge, um die Spannungsverstärkung vom Eingang zum Ausgang zu erhöhen, was zu einer schnelleren Reaktion des Ausgangs auf Änderungen des Eingangssignals führt. Dies trägt dazu bei, die inhärente Langsamkeit von CMOS-Gates aufgrund der MOSFET-Eingangskapazität und der dadurch erzeugten RC-Zeitkonstante zu überwinden.

VERWANDTE ARBEITSBLÄTTER:

• Arbeitsblatt Feldeffekttransistoren mit isoliertem Gate

• CMOS Logic Gates Arbeitsblatt