Flankengesteuerte Latches: Von SR/D-Latches zu Flip-Flops

In früheren Abschnitten untersuchten wir S-R- und D-Latches, die auf Dateneingänge nur reagieren, wenn ein Enable-Signal (E) aktiv ist. Für viele Digitaldesigns ist es vorteilhaft, die Responsivität des Latches auf ein sehr kurzes Intervall zu beschränken, anstatt auf die gesamte Dauer, in der die Enable-Leitung high bleibt.

Flankentriggerung erreicht dies, indem sie den Dateneingängen nur während des Augenblicks erlaubt, den Latch zu beeinflussen, in dem das Enable-Signal von einem Pegel zum anderen wechselt. Dieses kurze Fenster wird durch einen Pulsdetektor erzeugt, der einen kurzen Puls produziert, wann immer die Enable-Leitung den Zustand wechselt.

Unten vergleichen wir Timing-Diagramme für ein konventionelles D-Latch und ein flankengesteuertes D-Latch:

 

 

 

Im ersten Diagramm folgt der Ausgang Eingang D, solange das Enable-Signal (E) high bleibt. Kehrt E auf low zurück, hält die Schaltung ihren letzten Zustand. Im zweiten Diagramm ändert sich der Ausgang nur während des kurzen Instants, in dem E von low auf high wechselt – dies ist positives Flankentriggering.

Negatives Flankentriggerung verhält sich ähnlich, reagiert aber auf die fallende Flanke (High-to-Low) des Enable-Signals:

 

 

Wenn ein Latch durch einen Pulsdetektor an der Flanke eines Taktsignals getrieben wird, bezeichnen wir es als Flip-Flop statt Latch. Folglich wird ein flankengesteuertes SR-Latch zu einem SR-Flip-Flop, und ein flankengesteuertes D-Latch zu einem D-Flip-Flop. Der Enable-Eingang wird in Clock (C) umbenannt, und die Dateneingänge (S, R oder D) heißen synchron, da sie den Ausgang nur im Moment der Taktflanke beeinflussen.

Wie können wir solches Flankentriggering implementieren? Die Umwandlung eines regulären SR-Latches in ein gated Latch ist mit wenigen UND-Gattern geradlinig, aber das Erzeugen eines Pulses, der nur die steigende oder fallende Flanke eines Digitalsignals markiert, erfordert einen dedizierten Pulsdetektor. Dieser Detektor ist effektiv ein monostabiler Multivibrator, der einen kurzen Puls erzeugt, wann immer der Eingang toggelt.

 

 

Die Pulsbreite wird durch die Komponenten im Detektor bestimmt. In Leiterlogik bewirkt ein Zeitverzögerungsrelais mit sehr kurzer Verzögerung dies:

 

 

In Halbleiterlogik nutzen wir die inhärente Ausbreitungsverzögerung von Logikgattern. Das Eingangssignal wird aufgeteilt; ein Pfad passiert ein Gatter oder eine Gatterserie, um es leicht zu verzögern. Das originale und das verzögerte Signal speisen dann ein Zwei-Eingangs-Gatter, das einen High-Ausgang nur erzeugt, solange das verzögerte Signal dem Anstieg des Originals hinterherhinkt. Ein Beispielschaltkreis, der einen Puls bei Low-to-High-Übergang erzeugt, ist unten gezeigt:

 

 

Um eine fallende Flanke zu detektieren, ersetzen Sie einfach das finale UND-Gatter durch ein NOR-Gatter:

 

 

Mit einem Pulsdetektor können wir ein Latch in ein Flip-Flop umwandeln. Beispielsweise wird ein SR-Flip-Flop durch Gating der Enable-Leitung des SR-Latches mit dem Pulsdetektor erhalten:

 

 

Die Schaltung reagiert auf S und R nur, wenn der Takt (C) von low auf high wechselt; ansonsten bleibt sie verriegelt. Eine Leiterlogik-Darstellung desselben SR-Flip-Flops ist:

 

 

Im Leiterdiagramm ersetzt Kontakt CR3 den ursprünglichen Enable-Kontakt und schließt nur während des kurzen Fensters, in dem sowohl C als auch der Zeitverzögerungskontakt TR1 geschlossen sind. Ob mit Gattern oder Relais implementiert, haben die S- und R-Eingänge keine Wirkung, es sei denn, C wechselt von 0 auf 1.

Wichtig zu beachten ist, dass der ungültige Zustand des SR-Flip-Flops nur für den kurzen Zeitraum existiert, in dem der Pulsdetektor das Latch aktiviert. Nach Schließen des Fensters verriegeln die Ausgänge in entweder Set- oder Reset-Zustand. Diese kurze Race Condition – jedes Latch-Gatter konkurriert darum, seinen Ausgang zuerst durchzusetzen – stellt sicher, dass das Flip-Flop in einen gültigen, sich gegenseitig ausschließenden Zustand einpendelt.

Die Blocksymbole für Flip-Flops unterscheiden sich leicht von denen der Latches. Das Dreieck neben dem Takteingang deutet auf ein flankengesteuertes Bauelement hin. Positiv-flankige Flip-Flops werden mit einem einfachen Dreieck gezeigt, während negativ-flankige Geräte eine Blase an der Taktleitung haben:

 

 

 

Beide Diagramme illustrieren Flip-Flops, die auf der fallenden Flanke (High-to-Low-Übergang) des Taktsignals takten.

 

REVIEW

• Ein Flip-Flop ist ein Latch, ausgestattet mit einem Pulsdetektor, der es erlaubt, nur auf eine kurze steigende oder fallende Flanke des Takts zu reagieren.
• Pulsdetektoren können mit Zeitverzögerungsrelais in Leiterlogik oder mit Halbleitergattern, die Ausbreitungsverzögerung nutzen, implementiert werden.

 

VERWANDTE ARBEITSBLÄTTER

• Flip-Flop Arbeitsblatt