High-Density FDR Interconnect Switch Boards: Design & Implementation

Heute erreicht die Übertragungsrate hochperformanter Computer-Interconnect-Netze mit High-Speed-Serial FDR (Fourteen Data Rate, 14 Gb/s) – 4. Generation nach SDR (2,5 Gb/s), DDR (5 Gb/s), QDR (10 Gb/s). PCB-Design für Interconnect/Switch-Boards und Interface-Cards (essenziell für Internet-Infrastruktur) betritt High-Speed/High-Frequency-FDR-Feld. FDR-Signal-Rise-Time ~10 ps → Signalintegritätsprobleme (Dämpfung, Crosstalk, Reflexion, EMI) bestimmen Funktionalität und zuverlässigen Betrieb.

FDR-Interconnect-Chip-Merkmale: Multi-Port, Multi-Channel, Multi-Power, High-Power → Multiple Chips auf Single-Board für Throughput-Steigerung. Begrenztem Board-Space: Component-Layout, Heat-Dissipation, High-Density-Routing, Long-Distance-Backside-Transmission, Signalintegrität aller Art. Gleichzeitig: PCB-Design-Period, Fertigungslimitierungen, Cost-Control. → Extrem schwierige Design-Implementation & Simulationsverifikation. Basierend auf FDR-Interconnect/Switch-Board-Design-Beispiel: Optimierungsmethoden für Substratmaterial, Stackup, Routing-Regeln, Anti-Interferenz-Design zur Lösung aller Signalintegritätsprobleme im FDR-High-Speed-PCB-Design.

Dämpfungsattribute und Substratmaterial-Auswahl

Für FDR-High-Frequency-Signale: Transmission-Line-Loss = Signalintegritäts-Problem. FDR-Signal: Tx → Rx entlang Interconnect-Channels. High-Frequency-Dämpfung ≫ Low-Frequency → schwere Wellenform-Deformation am Rx: Voltage-Swing stark reduziert; Rise-Edge degradiert. Ersteres limitiert Transmissionsdistanz; zweites → Inter-Symbol-Interference (ISI).

Transmission-Line-Loss A = A_cond + A_diel (Formel 1).

• Conductor Loss: Serienwiderstand Copper-Conductor (Signal/Return-Pfad). High-Frequency: Skin-Effect → Strom an Cu-Oberfläche. Steigender äquivalenter Serienwiderstand → Conductor Loss ∝ √f (Formel 2) .
• Dielectric Loss: Substratmaterial-Medium, materialabhängig, geometrieunabhängig (Breite), ∝ f (Formel 3) .

Formel 2: Leitungsbreite-Erhöhung reduziert Conductor Loss. Praktisch: Breite begrenzt (Pin-Spacing, Board, Signal-Layer, Impedanz). FDR: typisch 7/7/7 mil oder 8/10/8 mil (W/S/W). Gleiche Breite → Conductor Loss ∝ Länge, materialunabhängig. → Nur Dielectric Loss für Overall-Loss-Reduktion relevant. Formel 3: Dielectric Loss ∝ Dissipation Factor (Df). Kleines Df → reduzierter Dielectric Loss → reduzierter Overall-Loss.

Tabelle 1: Drei High-Speed-Materialien, Loss-Werte bei 14 Gb/s, 8 mil Breite, 50 Ω.

Board Material Parameter	FR4	Nelco4000-13SI	Megtron6
Df (Dissipation Factor)	0,02	0,008	0,004
Dk (Dielectric Constant)	4,10	3,200	3,600
A_cond @ 7 GHz/in	0,24	0,240	0,240
A_diel @ 7 GHz/in	0,65	0,230	0,120
A_total @ 7 GHz/in	0,89	0,470	0,360
A_total @ 30 in	27,00 dB	14,000 dB	11,000 dB
Relative Cost	1,00	3,500	8,000

Bei 14 Gb/s, 30 inch: Nelco4000-13SI ~14 dB Loss; typischer FDR-Chip toleriert 20–25 dB Voltage-Swing-Attenuation → Nelco für <30 inch Distanz geeignet. FR4 ~27 dB → nicht für FDR Long-Distance, aber FDR-Interface-Cards (Short-Distance) erlaubt FR4 für Cost-Reduktion. Megtron6: geringste Dämpfung, höchste Kosten → Systemarchitektur-Kosten steigen. Fazit: Board-Material = Basis; Materialauswahl bestimmt Signal-Transmissionsdistanz.

Layout und Stack-Design

PCB-Design: Struktur/Stackup zuerst. Board-Pattern/Shape meist fix. Stackup-Anzahl: Signal-Frequenz, Pin-Density, Fertigungskosten, Periode, Reliability. FDR: High-Freq/High-Density → Multilayer nötig für Interferenzreduktion. Stackup-Anzahl entscheidend.

FDR-Interconnect-Chip: 24 Ports, je 8 Tx + 8 Rx Channels (Interleaved). Board: 6 Interconnect-Chips, 3 Downlink-Chips, 32 Ports via Backplane-Connector. 3 Uplink-Chips: 21 Ports via QSFP-Optik. Uplink↔Downlink: 4 Ports verbunden (Abb. 1).

FDR: BGA 50×50 mm, 1157 Pins, 1,0 mm Pitch, P/N Pins an Tx/Rx Ports in 3 konzentrischen Kreisen. Theoretisch 3 Signal-Layer für alle Pins. Mit 2 Constraints: 2 Signal-Layer pro Konzentrischer-Kreis-Gruppe.

• a. Spacing-Limitation: Diff-Line W/S/W = 4/4/4 mil unter BGA, expandiert zu 8/10/8 mil außen. Diff-Pair-Abstand ≥ 50 mil → Pair braucht 2 mm Breite. 48 Pairs an dichtester Kante → schwierig.
• b. BGA-Pin-Spacing 1 mm. 1 Signal-Layer pro Kreis-Gruppe → Diff-Pair-Spacing unter BGA nur 14 mil (Req: 50 mil). Max Parallel-Länge 20 mm → Crosstalk.

Lösung: 2 Signal-Layer pro Kreis-Gruppe; Diff-Signale pro Layer mit 50 mil Spacing aus BGA führen. → Mindestens 6 Layer für alle Diff-Signale aus BGA. Mit Connectivity, Routing-Menge, Board-Surface für AC-Coupling-Caps: 8 Internal Signal + 22 Layer Stack.

Crosstalk-Analyse und Reduktionsmaßnahmen

Crosstalk = Priorität #1 bei High-Speed/High-Density. Spannung/Strom-Änderung Aggressor → EM-Kopplung via Mutual C/L zu Victim. Near-End-Crosstalk (Richtung Tx); Far-End-Crosstalk (Richtung Rx). Gesamt-Noise auf Victim < 5 % Signalspannung. Single-Edge-Aggressor Crosstalk-Budget < 1 % (andere Noise/beidseitige Aggressoren berücksichtigt).

Schlüsselpunkte Crosstalk-Reduktion:

• a. Aggressor-Victim-Spacing vergrößern, Parallel-Routing-Länge verkleinern.
• b. Integrated Ground als Return-Path. Faustregel: 50 Ω Stripline, Spacing = 3×Width → Near-End ~0,5 %. 50 Ω Microstrip, Spacing = 3×Width → Near-End ~1 %. Far-End Stripline/Embedded Microstrip ~0. Microstrip Far-End: negativ, größer (Induktive > Kapazitive Kopplung).

Intervall-Routing (Interval Routing)

Design: Diff-Impedanz 100 Ω. Si9000 Field Solver → W/S/W = 8/10/8 mil. Breitere Linie → weniger Dämpfung; 10 mil Spacing für 100 Ω. Außerhalb BGA-Area. Crosstalk-Reduktion: Pair-to-Pair-Spacing ≥ 80 mil.

BGA-Pin-Spacing 1 mm; Through-Hole-Limitation → BGA-Area: W/S/W = 4/4/4 mil (auch 100 Ω). Hoher Leitungsverlust → 4/4/4 mil schnell zu 8/10/8 mil transformieren beim BGA-Eintritt. Crosstalk-Reduktion: Interval-Routing in BGA-Area → Pair-Spacing > 50 mil (Abb. 2).

Differential-Vias

Spezifische Differential-Vias für AC-Coupling-Caps auf Surface-Layer. Ground-Vias neben Diff-Vias für Return-Pfad. 4 Ground-Vias = beste Wirkung; 2 bei Platzmangel. Backdrilling & Internal-Pad-Removal an Diff-Vias → Impedanzänderung reduzieren → Crosstalk/Reflexion verringern.

Tx und Rx nicht im selben Layer routen

Tx-Diff-Line ≠ Rx-Diff-Line Layer. Tx=Source, Rx=Receiver. Zwangsweise gleicher Layer → Spacing > 5 mm für Sicherheit.

20H-Regel

High-Freq/High-Speed: RF-Energy gekoppelt durch Power/Ground-Planes → Edge-Magnetic-Flux-Leakage → RF-Radiation. 20H-Regel: Abstand aller Routings zu Board-Edge ≥ 20×Line-Width. Diff-Via zu Power-Plane-Cutoff ≥ 5 mm.

Surface-Layer-Routing

High-Freq-PCB: Großes Far-End-Crosstalk Microstrip vs. Stripline → High-Speed-Diff-Lines auf Surface-Layer verboten. Design: max. 8 Internal-Routing-Layer (Fertigungslimit). Chip-Terminal-Limitation → Internal-Layers-only unmöglich für 6-Chip-Interconnect-Diff-Connections.

Weiterführende Ressourcen

• Something You Must Know about HDI
• History of High-Density Packaging Technology
• 3 Keys to Designing a Successful HDI PCB
• Advantages of HDI Printed Circuit Boards
• Full Feature PCB Manufacturing Service von PCBCart – Mehrere Mehrwertoptionen
• Advanced PCB Assembly Service von PCBCart – Ab 1 Stück