High-Speed PCB Design: Differenzielle Signalverarbeitung & Simulationsverifikation

Einfluss relativer Verzögerung auf Signale

Signale in Differentialleitungen enthalten Differential-Mode- und Common-Mode-Komponenten.

Differentialsignal: V_diff = V₁ - V₂. Common-Mode: V_cm = (V₁ + V₂)/2 . Spannungsänderung einer Einzelader → simultaner Einfluss auf Differential- und Common-Mode. Graph-Software für Math-Function-Diagramme zur separaten Untersuchung. Vereinfachung: Trapezoidal-Waveform mit gleicher Rise/Fall-Time.

Einfluss auf Differentialsignale

Positive/Negative-Phase und Differentialsignal in Abb. 1 (volle Linie = Differential-Waveform).

Phasenversatz Positive→Negative: Differenzänderung an Rising/Falling-Edge, ändert sich mit Phasenversatz. T_r = min(Rise, Fall). Phase < 0,2 T_r → geringe Verzerrung. Zunehmender Versatz → starke Differential-Waveform-Verzerrung. Phase > T_r → Non-Monotonic-Area (Gerade). Praktisch: Reflexionen → große Ausschläge in Non-Monotonic-Area → False Triggering (vermeiden). Upper-Edge wird langsamer mit zunehmendem Versatz → insufficient Setup-Time (Data) / Hold-Time (Clock).

Einfluss auf Common-Mode-Signal

Phasenversatz Einzelader → keine Differential-Waveform-Änderung, aber Common-Mode-Waveform-Change. Fluctuation-Range ∝ Phasenversatz. Versatz 0,05/0,1/0,2/0,5 T_r → Common-Mode-Fluctuation 5%/10%/20%/50% des Originals. Versatz ≥ T_r → ~100% (Maximum). Common-Mode-Change → EMI-Probleme; Common-Mode oft nicht am Terminal empfangen → Reflexion am Rx → Ringing. Common-Mode-Fluctuation minimieren.

Fazit: Zu großer Relativ-Delay → False Triggering, Reflexion, EMI, Timing-Probleme. Einflussgrad hängt von Skalierungsfaktor relativ zu T_r ab. Skalierung 0,05 → Differential-Verzerrung vernachlässigbar. Common-Mode: Skalierung 0,05 → Fluctuation ~5%. Selbst bei Full-Reflection: Reflexionsspannung auf Signal = 10% Original → meist akzeptabel. Daher: Relativer Delay in Routing-Regeln auf 0,05 T_r setzen → Signalintegritäts-Anforderung erfüllt.

Bestimmung der Relativ-Delay-Kategorie

Schlüssel: T_r = Minimum von Rise/Fall-Time Differentialsignale. Output Rise/Fall = Kombination Impedanz + Kapazität. Unloaded Rise/Fall = inhärent.

Drei Methoden für T_r:

• Direkt aus Komponenten-Datasheet. Meist nicht verfügbar.
• Aus Ramp-Keywords im IBIS-Modell (Input/Output Buffer Information Specification). Rise/Fall unter Ramp: gemessen an Output mit 50 Ω Load, meist 20–80% Final-Voltage-Time. Ohne Package-Einfluss → streng für T_r-Nutzung.
• Schätzung via Min/Max Clock-Frequenz Output-Signale. Distributed Rise-Edge ~10% Clock-Frequenz (meiste High-Speed-Digital). T_r = T_clk × 10% (T_clk = Min Clock Period).

Schätzung via Clock-Period meist streng (Package-Parasitics/Loading verlangsamen inhärente Rise/Fall stark).

Praxis: Circuit-Designer geben T_r selten an PCB-Layout-Engineers (nur vage Differential-Isometric-Demands). Methode 3 = einfache Scheme für Layout-Engineers: Höchste Clock-Frequenz auf Signalleitung ermitteln. Höchste Clock-Frequenz = zuverlässigster Design-Parameter, meist zu Design-Beginn verfügbar.

Methode 3 → Referenztabelle für Relativ-Delay-Control-Kategorie:

Clock Period (ns)	Clock Freq (MHz)	Relative Delay (ps)	Transmission Line Length (mil)
3,75	266	18,8	105
3	333	15	84
2,5	400	12,5	70
1,87	533	9,4	52
1,5	667	7,5	42
1,25	800	6,3	35

Simulationsverifikation

Beispiel: DQS (Data Strobe) Differential zwischen TSM320 und MT41J256M16. Cadence-Simulation: DOS-Signal → DDR3-Memory, Memory-Control-Chip simuliert, Einfluss auf Data-Signal Setup/Hold analysiert, Analyse verifiziert. Sim-Schaltung Abb. 2.

Abb. 2: Ref-Voltage Output-Pins 1,5 V; Memory-Control direkt mit Memory-Chip via ODT (On-Die Termination); Transmission-Line 800 mil; Diff-Impedanz 100 Ω; Sim-Clock 800 MHz. 50 Ω Line seriell an DQS-Positive für Diff-Pair-Discrepancy-Simulation. Isometric: Single-Ended-Line-Länge 0 mil.

Sim Isometric-Diff-Circuit. Abb. 3: Output Positive-Phase. Messung: Rise ~216 ps, Fall ~219 ps → T_r = 216 ps.

Abb. 4: Eye-Diagram DQ vs. DQS (Gating). Setup 205 ps, Hold 337 ps. Nach DQS/DQ-Rate & Datasheet: Min Setup Rx 85 ps, Min Hold 95 ps → Overmeasure Setup 120 ps, Hold 242 ps.

Betrachtung: 0,05 T_r, 0,2 T_r, 0,5 T_r Phase-Placement an Positive-Phase. Sim mit Single-Ended-Length: 60 / 240 / 600 mil. Diff/Common-Mode Waveforms (4 Sims) Abb. 5, 6.

Abb. 5: Verzerrung minimal bei 0,05/0,2 T_r. 0,05 T_r: ~5 ps Placement Diff-Waveform vs. No-Delay → Data-Setup-Overmeasure +5 ps, Hold-Overmeasure -5 ps. Hold 242 ps → 5 ps vernachlässigbar. 0,5 T_r: DQS-Placement ~60 ps → noch in Overmeasure, aber Achtung geboten.

Abb. 6: Phasenversatz → offensichtliche periodische Fluktuation, gradueller Anstieg. Relative Delay 0,05/0,2/0,5 T_r → Common-Mode-Peak 61/176/430 mV (Höchstwert 7× niedrigster). Größte Fluktuation: 4,3% / 12% / 29%.

Fazit: Simulationsergebnis ≙ Math-Function-Analyse. Relativer Delay < 0,05 T_r → Signal-Einfluss minimal.

Min Clock Period Output-Terminal → Relative-Delay-Control-Schätzung. Datasheet: Min Clock Period 1,25 ns (800 MHz). Tabelle 1 → Relative Delay ≤ 6,3 ps, Line Length 35 mil. Deutlich kleiner als 0,05 T_r Sim-Control (216 ps × 0,05 = 10,8 ps). Geschätzte Kategorie konservativer, spezifischer als Sim-Ergebnis.

Weiterführende Ressourcen

• Research on High-Speed PCB Design in Embedded Application System
• How to Design Image Planes for High-Speed PCBs
• High-Speed PCB Design Challenges on Signal Integrity and Their Solutions
• Simulation PCB Using OrCAD PSpice
• Full Feature PCB Manufacturing Service von PCBCart – Mehrere Mehrwertoptionen
• Advanced PCB Assembly Service von PCBCart – Ab 1 Stück