Design-Abstraktionsschichten: Klare Anleitung zur Chip-Architektur

Bevor wir tiefer in Verilog eintauchen, ist es hilfreich, die verschiedenen Abstraktionsschichten im Chip-Design zu verstehen.

Die oberste Schicht ist die System-Level-Architektur, die Sub-Blöcke definiert und nach Funktionalität gruppiert. Beispiel: Ein Prozessor-Cluster mit mehreren Cores, Cache-Blöcken, Cache-Kohärenz-Logik – alles gekapselt als einzelner Block mit I/O-Signalen.

In der nächsten Ebene wird jeder Sub-Block in einer Hardware Description Language (HDL) beschrieben, um die Funktionalität präzise zu erfassen. Low-Level-Details wie Schaltpläne, Technologie-Bibliotheken werden ignoriert. Ein Controller-Block besteht aus mehreren Verilog-Dateien für kleinere Funktionskomponenten.

HDLs werden dann in Gate-Level-Schaltpläne umgewandelt, die Technologie-Bibliotheken für digitale Elemente (Flipflops) einbeziehen. Beispiel: D-Latch aus NAND-Gattern, Truth Table → Boolean Logic → K-Maps → Hardware-Schema. Für komplexe Blöcke (Prozessoren) ist dieser Weg unpraktisch.

Implementierung eines NAND-Gatters durch CMOS-Transistoren in bestimmter Anordnung. Hier zählen Transistor-Breiten, Vdd, Treiberfähigkeit für kapazitive Lasten.

Letzter Schritt: Layout der Transistoren in Silizium mittels EDA-Tools für die Fertigung. Unterschiedliche Layouts → unterschiedliche physikalische Eigenschaften (Widerstand, Kapazität).

Design-Stile

Zwei Hauptmethoden: Top-Down und Bottom-Up.

Top-Down

Top-Level-Block wird zuerst definiert mit Identifikation benötigter Sub-Module. Jeder Sub-Block wird weiter unterteilt, bis Leaf-Cells erreicht sind (nicht weiter teilbar).

Bottom-Up

Verfügbare Bausteine identifizieren, zusammenfügen und verbinden, um größere Zellen zu bauen, bis zum Top-Level-Block.

In der Praxis wird eine Kombination genutzt: Architekten definieren System-View, Designer implementieren Logik funktionaler Blöcke → Synthese zu Gates. Top-Down bis hier. Gates selbst wurden Bottom-Up erstellt: Physisches Layout kleinster Blöcke optimiert für Area, Performance, Power. Diese Standard Cells haben Schemata, Timing-Infos (Rise/Fall, Power, Delays) und stehen Synthese-Tools zur Verfügung.