Esperanto enthüllt 1.093-Kern RISC-V KI-Beschleuniger für Rechenzentrum-Inferenz

Das Startup Esperanto hat den ET-SoC-1 angekündigt, einen 1.093-Kern RISC-V KI-Beschleuniger, der für M.2 Beschleuniger-Steckplätze in Rechenzentrumsumgebungen konzipiert ist. Debütierend auf der Hot Chips Konferenz, bietet der Chip 800 TOPS Leistung über sechs Module auf einer einzelnen Glacier Point Karte, während er innerhalb eines 120-W Leistungsbudgets bleibt.

Design-Highlights

ET-SoC-1 enthält 1.088 ET-Minion-Kerne, die KI-Workloads ausführen, vier High-Performance ET-Maxion-Kerne und einen RISC-V Service-Prozessor. Die Architektur ist auf Energieeffizienz ausgelegt: 1 GHz Takt, 0,4 V Versorgung und ein 7 nm TSMC Prozess geben dem Chip einen „Sweet Spot“ von 20 W pro Einheit, mit Flexibilität, zwischen 10 und 60 W zu operieren.

Ziel-Anwendungsfall: Empfehlungs-Inferenz

Hyperscale-Betreiber benötigen Inferenz-Latenzen von 10 ms oder weniger für Empfehlungs-Engines. Der Chip adressiert dies mit 100 MB On-Chip-Speicher und 100 GB Off-Chip-Kapazität, alles auf der Beschleuniger-Karte, um PCIe-Flaschenhälse zu vermeiden. Unterstützung für INT8, FP16 und FP32 behält Präzision dort, wo es darauf ankommt.

Kernarchitektur

Jeder 64-Bit, In-Order-Kern führt eine KI-optimierte Vektor- und Tensor-Unit aus, die 128 GOPS pro GHz liefert. Eine benutzerdefinierte Multi-Cycle-Tensor-Instruktion kann mehr als 64.000 Operationen pro Zyklus ausführen, was Instruktionsverkehr reduziert. Acht Kerne bilden eine „Neighbourhood“, die einen L2-Cache teilt und kooperative Loads ermöglicht, während vier Neighbourhoods einen „Minion Shire“ bilden. Der Chip bietet 1.088 Kerne (oder 1.024 für höhere Ausbeute) und vier ET-Maxion-Kerne, vergleichbar mit einem Arm A-72.

Speichersystem

Vier 64-Bit DDR-Interfaces (jedes bestehend aus vier 16-Bit-Kanälen) liefern 96×16-Bit-Bandbreite. Der Chip nutzt LPDDR4x, erreicht Energie pro Bit vergleichbar mit HBM, während der Sechs-Chip-Stapel einen 100-GB Off-Chip-Cache erreicht.

Wettbewerbspositionierung

Im Gegensatz zu großen, stromhungrigen TPUs oder Inferentia nutzt Esperantos Low-Power Multi-Chip-Ansatz das Open-Compute-Ökosystem. Hyperscale-Betreiber, die nach standardisierten, kosteneffizienten Beschleunigern suchen, finden Esperantos Lösung attraktiv.

Zukunftsausblick

Zukünftige Iterationen könnten Edge-Use-Cases mit einem skalierten ET-SoC-1 anvisieren. Die aktuelle Version ist für den Launch innerhalb der nächsten paar Monate geplant.

Quelle: Esperanto & EE Times Interview mit Dave Ditzel, Co-Autor des 1980 RISC Papers.