2-nm Source-Drain FETs: Hochleistungs-Rectangular-Gate-U-Channel-Design

Zusammenfassung

In dieser Arbeit wird ein neuartiger hochleistungsfähiger Rectangular-Gate-U-Channel-FET (RGUC-FET) für extrem integrierte Abstände zwischen Source- und Drain-Kontakten vorgeschlagen. Der RGUC-FET weist nahezu ideale Subschwellencharakteristiken auf, bis der Abstand zwischen Source/Drain (S/D) Kontakten auf 2 nm reduziert wird. Im Gegensatz zu anderen eingebetteten oder U-förmigen Kanal-basierten FETs müssen die Gate-Kontakte nicht in der eingebetteten Region gebildet werden, sondern nur in einer Spacer-Schicht zur Isolation zwischen den beiden vertikalen Teilen an beiden Seiten des U-Kanals. Seine strukturellen Vorteile ermöglichen die Anwendung zur Herstellung integrierter Schaltungen mit höherer Integration für extrem kleine Source-Drain-Abstände. Die elektrischen Eigenschaften des RGUC-FETs wurden sorgfältig untersucht, indem der Einfluss von Designparametern wie dem horizontalen Abstand zwischen S/D-Kontakten, der Erweiterungs-Höhe des S/D-Bereichs sowie der Dicke und dem Material der Gate-Oxidschicht studiert wurden. Die elektrischen Eigenschaften des RGUC-FETs werden durch Quantensimulation verifiziert. Im Vergleich zu anderen nicht-planaren Multi-Gate-FETs ist der neuartige RGUC-FET für höhere Integration geeignet.

Einleitung

Als eines der vielversprechendsten Bauelemente in nano-skaligen integrierten Schaltungen (IC) wurde der junctionless Feldeffekttransistor (JL-FET), der bemerkenswerte elektrische Eigenschaften im Vergleich zu konventionellen junctionsbasierten Metall-Oxid-Halbleiter (MOS) FETs sowie eine einfache Fertigung aufweist, in den letzten Jahren intensiv untersucht. Während die Erhöhung der Gate-Spannung den Akkumulationsbereich im Kanal bildet, was zu größerem On-Strom führt, stärkte die Einführung des Multi-Gate (MG) FET die Steuerbarkeit des Source-Drain-Stroms durch die Gate-Spannung, was zu deutlich besseren Subschwellen-Eigenschaften führt. JL-MG-FETs wurden ebenfalls jahrelang breit untersucht. Obwohl der vertikale Kanal Gate-All-Around MOSFET eine nahezu ideale I-V-Leistung mit einem Radius von nur wenigen Nanometern zeigt, macht der vertikale Kanal die Source- und Drain-Kontakte nicht in der gleichen Schicht herstellbar, was das IC-Layout inkompatibel mit der planaren Technologie macht. Zudem, da die Halbleiterfertigung gezwungen war, die Kanallänge auf unter 10 nm zu skalieren, sehen sich MG-FETs erneut dem Kurzkanaleffekt ausgesetzt. Um den Kurzkanaleffekt zu überwinden, sind eingebettete Kanal-MOSFETs in den letzten Jahren ein heißes Thema geworden. Die Modellierungs- und Simulationsarbeit zu eingebetteten Kanal-MOSFETs wurde ebenfalls umfassend durchgeführt. Ein eingebetteter Kanal-MOSFET hat sowohl planare vertikale Kanalteile unter den Source- und Drain-Kontakten als auch einen horizontalen planaren Kanalteil. Er verlängert tatsächlich die effektive Kanallänge im Vergleich zu konventionellen MOSFETs mit nur horizontalem planarem Kanal. Für ein Bauelement mit demselben Abstand zwischen Source- und Drain-Kontakten kann es immuner gegen den Kurzkanaleffekt sein als konventionelle MOSFETs mit planarem Kanal; jedoch zeigen experimentelle Daten, dass der Subschwellenhub von MOSFETs mit eingebettetem Kanal keinen idealen Subschwellenhub mit sub-100-nm effektiver Kanallänge realisieren kann. Das liegt daran, dass zwar die Kanallänge verlängert wird, die Gate-Steuerbarkeit aber nicht so gestärkt wird wie bei MG-FETs. Es sollte angemerkt werden, dass es besser ist, einen neuen geometrischen Schlüsselparameter zu definieren, der mit der Beschreibung der Integration zusammenhängt, anstatt der Kanallänge. Der Abstand zwischen Source- und Drain-Kontakten ist realistischer und effektiver, da das endgültige Ziel des Designs nanoskaliger Bauelemente die Realisierung der besten Leistung in einem begrenzten gegebenen Chip-Bereich ist, und die tatsächliche Bauelementgröße mit der Kanalbreite und dem Abstand zwischen Source- und Drain-Kontakten zusammenhängt. Um die Vorteile sowohl von MG-FETs als auch von eingebetteten Kanal-MOSFETs zu kombinieren, haben wir in unserer früheren Arbeit Sattel-gate-FETs mit U-förmigem Kanal vorgeschlagen, welche die Gate-Steuerbarkeit auf den horizontalen Kanalteil des eingebetteten Kanals von einem planaren Single-Gate-Typ auf einen 3-D Triple-Gate-Typ fördern. Danach haben wir dieses 3-D Triple-Gate-Feature nicht nur im horizontalen Kanalteil, sondern auch in beiden vertikalen Kanalteilen erweitert. Dieses Bauelement wird als H-Gate-U-Channel-FET bezeichnet, und der eingebettete Kanal wird entsprechend zu einem 3-D U-förmigen Rohrkanal aufgewertet. Wie oben erwähnt, ist das endgültige Ziel des Designs nanoskaliger Bauelemente die Realisierung der besten Leistung in einem begrenzten gegebenen Chip-Bereich durch Optimierung. Um ein optimiertes hochleistungsfähiges Bauelement zu realisieren, sollten sowohl Gate-Struktur als auch die entsprechende Kanalstruktur gut berücksichtigt und entworfen werden. Auch die Fertigungskomplexität sollte gut berücksichtigt werden. Die oben genannten Bauelemente wie das eingebettete Kanal-Bauelement, die zuvor vorgeschlagenen Sattel-FETs und HGUC-FETs haben einen gemeinsamen Nenner: Eine Sandwich-Struktur aus Gate-Oxid/Gate/Gate-Oxid muss im kleinen eingebetteten Bereich gut gebildet werden. Dieses strukturelle Merkmal limitiert seine weitere Förderung der Integration. Es scheint, dass ein guter Weg zur Förderung der Integration darin besteht, das strukturelle Merkmal im eingebetteten Bereich zu vereinfachen und gleichzeitig die Gate-Steuerfähigkeit auf den vertikalen und horizontalen Kanalteil des U-förmigen Kanals beizubehalten. Um diese Bauelementmerkmale und -funktionen zu realisieren, schlagen wir in dieser Arbeit einen neuartigen Rectangular-Gate-U-Channel-FET (RGUC-FET) für extrem integrierte Source-Drain-Abstände vor. Er besitzt einen U-förmigen Kanal, der die effektive Kanallänge verlängert, ohne den Abstand zwischen Source- und Drain-Kontakten zu erhöhen. Im Vergleich zu anderen U-förmigen Kanal-FETs weist der RGUC-FET eine einfachere innere Struktur im eingebetteten Bereich des U-förmigen Kanals auf; daraufhin kann er eine einfachere Fertigung im inneren Teil des eingebetteten Bereichs und einen kleineren Abstand zwischen Source- und Drain-Kontakten (höhere Integration) realisieren. Die vorgeschlagene Struktur hat bessere Gate-Steuerbarkeit und geringeren Reverse-Leckstrom bei höherem I_ON/I_OFF-Verhältnis. Der Abstand zwischen Source- und Drain-Kontakt kann auf unter 2 nm skaliert werden. Die gesamten elektrischen Eigenschaften werden durch Quantensimulationen analysiert.

Methoden

Abbildung 1a zeigt die 3D-schematische Ansicht des RGUC-FETs, und Abb. 1b bis d sind Profile des Bauelements, geschnitten durch die Ebenen A, B, C und D, die in Abb. 1a gezeigt werden. W ist die Körperbreite des Siliziums, t_b die Körperdicke des Siliziums, h_in die innere Höhe des Spacers im eingebetteten Bereich, h_ex die Höhe des Erweiterungs-Source/Drain-Bereichs, t_ox die Dicke des Gate-Oxids um den Siliziumkörper, und t_sp die Spacer-Dicke der Isolatorschicht, die im eingebetteten Bereich des U-förmigen Kanals abgeschieden wird, was dem Abstand zwischen Source- und Drain-Kontakt entspricht.

Da die Siliziumkörperdicke unter 6 nm liegt, werden in dieser Arbeit Quantensimulationen anstelle klassischer Simulationen eingeführt, um präzisere Simulationsergebnisse zu erhalten. Alle Simulationen werden mit dem TCAD von SILVACO Atlas 3D Bauelement-Simulation durchgeführt, unter Verwendung des konzentrationsabhängigen Mobilitätsmodells, konzentrationsabhängigen Shockley-Read-Hall-Modells, Auger-Rekombinationsmodells, Bandlückenverengungsmodells, Standard-Band-zu-Band-Tunnelmodells und Bohm-Quantenpotenzial-Modells. Die Simulationsparameter sind in Tabelle 1 aufgelistet. Die beiden vertikalen Körperteile sind tatsächlich Würfel mit vier Seiten, deren Oberflächen mit dem Source- oder Drain-Bereich bedeckt sind und deren Unterseiten beide mit dem horizontalen Körperteil verbunden sind. Die äußeren drei Seiten der vertikalen Körperteile sind von Gate-Oxid und rechteckigem Gate-Kontakt umgeben, und die andere innere Seite ist mit dem inneren Spacer im eingebetteten Bereich verbunden. Die vier Seiten des horizontalen Körpers sind alle von Gate-Oxid und rechteckigem Gate-Kontakt umgeben. Es ist vermutbar, dass der rechteckige Gate eine starke Feldeffekt-Steuerfähigkeit auf sowohl den horizontalen Körper als auch die beiden vertikalen Teile aufgrund der oben genannten Strukturmerkmale hat. Und der innere Spacer verlängert tatsächlich die Distanz des kürzesten Pfades zwischen Source- und Drain-Kontakten im Silizium, was den Kurzkanaleffekt eliminieren könnte, der für Multi-Gate-Bauelemente mit planaren Kanalmerkmalen unvermeidbar ist. Im Vergleich zu anderen 3-D-Kanal-Bauelementen benötigt die vorgeschlagene Struktur keine Gate-Bildung im eingebetteten Bereich, was die Komplexität der inneren Struktur des eingebetteten Bereichs weitgehend reduziert.

Ergebnisse und Diskussionen

Das Bohm-Quantenpotenzial-Modell (BQP) berechnet einen positionsabhängigen Potenzialenergieterm mithilfe einer Hilfsgleichung, die aus der Bohm-Interpretation der Quantenmechanik abgeleitet ist. Dieses Modell leitet sich aus reiner Physik ab und ermöglicht es dem Modell, das Quantenverhalten verschiedener Bauelementklassen sowie eine Reihe von Materialien gut zu approximieren. Die Effekte der Quantenkonfinierung auf die Bauelementleistung, einschließlich I-V-Kennlinien, werden dann gut approximiert berechnet. Frühere Studien zeigen, dass der Gate-Leckstrom für Oxid-Dicken größer als 0,5 nm vernachlässigbar ist.

Abbildung 2a zeigt die Vergleiche der Drain-Source-Strom Gate-Source-Spannung (I_DS-V_GS) Charakteristiken des RGUC-FETs mit verschiedenen h_in auf logarithmischer und linearer Skala. Abbildung 2b zeigt die Vergleiche der Subschwellenhübe (SS) und I_ON/I_OFF-Verhältnisse des RGUC-FETs mit verschiedenen h_in. Mit der Erhöhung von h_in wird der vertikale Pfad des gesamten Kanals von Source zu Drain kontinuierlich erhöht, dann nimmt die kürzeste effektive Kanallänge allmählich zu, und der Kurzkanaleffekt schwächt sich allmählich ab und wird schließlich eliminiert. Der SS kann einen nahezu idealen Wert von 65 mV/dec erreichen, wenn h_in 10 nm erreicht. Das I_ON/I_OFF-Verhältnis steigt auch etwa 35-fach an, wenn h_in von 2 auf 10 nm zunimmt, aufgrund des kontinuierlich verringerten SS. Das verlängerte h_in vergrößert die Distanz des kürzesten Pfades von Source zu Drain von 6 auf 22 nm, was 2 h_in + t_sp entspricht und der effektiven Kanallänge der vorgeschlagenen Struktur gleichkommt. Abbildung 2c und d zeigen eine 2-D Elektronenkonzentrationsverteilung im Siliziumkörper im Off-Zustand für das Bauelement mit 2 nm und 10 nm h_in. Für den Fall von 2 nm beträgt die höchste Elektronenkonzentration im horizontalen Körperbereich etwa 10¹² cm⁻³ und der Abstand zwischen Source/Drain-Kontakt und dem horizontalen Körperbereich ist sehr kurz. Daraufhin beeinflusst die Source/Drain-Bias die Elektronenverteilung im horizontalen Körperbereich ernsthaft; die Lösung besteht darin, den vertikalen Kanal zu verlängern, was Source/Drain vom horizontalen Körperbereich fernhält. Für den Fall von 10 nm in Abb. 2d sehen wir, dass die höchste Elektronenkonzentration im horizontalen Körperbereich auf 10⁹ cm⁻³ abnimmt, und es einen idealeren vollständig ausgeladenen Bereich für den Off-Zustand schafft, was einen viel niedrigeren Leckstrompegel mit sich bringt.

Abbildung 3a zeigt die Vergleiche der I_DS-V_GS Charakteristiken des RGUC-FETs mit verschiedenen t_sp auf logarithmischer und linearer Skala. Abbildung 3b zeigt die Vergleiche der Subschwellenhübe (SS) und I_ON/I_OFF-Verhältnisse des RGUC-FETs mit verschiedenen t_sp. Mit der Verringerung von t_sp wird der Abstand zwischen Source- und Drain-Kontakten kontinuierlich verringert. Der Leckstrom wird hauptsächlich durch Band-zu-Band-Tunnelstrom induziert. Die Tunnelwahrscheinlichkeit ist proportional zur Bandbiegung, was äquivalent zur elektrischen Feldintensität an einem bestimmten Punkt ist. Der gesamte Tunnelstrom ist die Summe des an jedem Punkt des Körperbereichs erzeugten Tunnelstroms.

Abbildung 3c und Abb. 2d zeigen eine 2-D Elektrisches Feldverteilung im Siliziumkörper im Off-Zustand für das Bauelement mit 2 nm und 0,5 nm t_sp. Für eine größere Spacer-Dicke oder eine kleinere Drain-Source-Spannung (V_DS) Bias ist die elektrische Feldintensität an der Grenzfläche zwischen dem Spacer im eingebetteten Bereich nicht stark genug, um eine große Menge an Leckstrom zu erzeugen. Die stärkste elektrische Feldintensität erscheint nahe der Grenzfläche zwischen dem Gate-Oxid und dem vertikalen Körperteil, was durch V_GD entschieden wird. Wenn jedoch der Source-Drain-Abstand auf unter 1 nm verringert wird (weniger als die Gate-Oxid-Dicke), erscheint die stärkste Feldintensität nahe der Grenzfläche zwischen dem Spacer im eingebetteten Bereich und den beiden vertikalen Körperteilen. Man kann sehen, dass wenn t_sp kleiner als 1 nm ist, für ein größeres V_DS (0,5 V zum Beispiel) der Leckstrom fast unabhängig vom Gate-Bias ist und hauptsächlich durch V_DS entschieden wird. Der SS ist fast unabhängig von t_sp und hält einen nahezu idealen Wert von 65 mV/dec für einen h_in = 10 nm Fall bis t_sp kleiner als 2 nm. Das I_ON/I_OFF-Verhältnis hält 10⁸ bis t_sp = 2 nm und wird für t_sp kleiner als 2 nm ernsthaft degradiert aufgrund des Leckstromanstiegs, induziert durch das starke elektrische Feld, das nahe der Grenzfläche zwischen dem Spacer im eingebetteten Bereich und den beiden vertikalen Körperteilen erscheint. Die elektrische Feldintensität des Siliziumkörpers im Körperbereich wird für den 0,5 nm t_sp Fall umfassend verstärkt. Abbildung 3e zeigt die 2-D Elektronenkonzentrationsverteilung im Siliziumkörper im Off-Zustand für das Bauelement mit 0,5 nm t_sp. Im Vergleich zu Abb. 2d ist klar zu sehen, dass die Elektronenkonzentration im horizontalen Körperbereich von 10⁹ auf 10¹⁰ cm⁻³ vergrößert wird. Außerdem ist die Dimension von 0,5 nm Spacer-Dicke sehr nahe an einer Einzelschicht, was die Isoliereigenschaft der Spacer-Schicht in gewissem Grad beeinträchtigen könnte. Aus den oben genannten Gründen wird t_sp auf 2 nm für High-Integration und Low-Leakage Low-Power-Design empfohlen.

Abbildung 4 zeigt die I_DS-V_DS des vorgeschlagenen RGUC-FETs mit optimierter Struktur unter verschiedenen V_GS Werten, deren SS etwa 63 mV/dec beträgt und I_ON/I_OFF 10⁹ ~ 10¹⁰ ist. Der Sättigungsstrom steigt mit zunehmendem V_GS.

Schlussfolgerungen

Ein neuartiger RGUC-FET mit hoher Integration und hoher Leistung wird in dieser Arbeit vorgeschlagen, der niedrige Subschwellenhübe und höheres I_ON/I_OFF-Verhältnis aufweist. Der Abstand zwischen Source/Drain (S/D) Kontakten kann auf 2 nm reduziert werden, mit fast idealen Charakteristiken wie SS, Reverse-Leckstrom und I_ON/I_OFF-Verhältnis. Alle elektrischen Eigenschaften werden mit Quantenmodellen simuliert, um präzisere Ergebnisse zu gewährleisten.

Abkürzungen

BQP:

Bohm-Quantenpotenzial

FET:

Feldeffekttransistor

h_ex:

Erweiterungshöhe des Spacers zwischen S/D-Bereich

h_in:

Innere Höhe des Spacers im eingebetteten Bereich

I_OFF:

Off-Strom

I_ON:

On-Strom

JL:

Junctionless

MOS:

Metall-Oxid-Halbleiter

N_D:

Dotierungskonzentration

RGUC:

Rectangular Gate U Channel

S/D:

Source/Drain

SS:

Subschwellenhub

t_bh:

Horizontale Körperdicke

t_bv:

Vertikale Körperdicke

t_gate:

Vertikale Länge des Gates

t_ox:

Gate-Oxidschichtdicke

t_sp:

Spacer-Dicke zwischen S/D-Bereich

V_DS:

Drain-Source-Spannung

V_GS:

Gate-Source-Spannung

W:

Körperbreite