Logik-Signal-Spannungspegel verstehen: TTL vs. CMOS

Eingangsspannungen für Logikgatter

Logikschaltungen sind für den Betrieb mit zwei diskreten Spannungspegeln ausgelegt, die Binärwerte repräsentieren: ein „high“ (Logik 1) nahe der Versorgungsspannung und ein „low“ (Logik 0) nahe Masse. In einer idealen Welt lägen diese Pegel genau an den Versorgungsrails, aber reale Transistorspannungsfälle und Belastungseffekte bedeuten, dass Signale meist irgendwo zwischen 0 V und der Versorgungsspannung liegen.

Spannungstoleranz von TTL-Gatter-Eingängen

TTL-Bausteine laufen mit einer Nennspannung von 5 V (±0,25 V). Ein perfektes TTL-„high“ wäre genau 5,00 V und ein perfektes „low“ 0,00 V, aber tatsächliche Schwellenwerte sind toleranter:

• Low-Eingangstoleranz: 0 V bis 0,8 V
• High-Eingangstoleranz: 2 V bis 5 V

Entsprechend lauten die Ausgangsgarantien:

• Low-Ausgangsbereich: 0 V bis 0,5 V
• High-Ausgangsbereich: 2,7 V bis 5 V

Spannungen zwischen 0,8 V und 2 V fallen in die „unsichere“ Zone – TTL-Hersteller versprechen nicht, wie ein Gatter auf solche Eingänge reagiert.

TTL-Rauschmarge

Die Rauschmarge ist der Puffer zwischen dem garantierten Ausgangshub und dem akzeptablen Eingangsfenster. Für TTL:

• Low-Pegel-Marge: 0,8 V – 0,5 V = 0,3 V
• High-Pegel-Marge: 2,7 V – 2 V = 0,7 V

Diese Margen schützen ein empfangendes Gatter davor, einen schwachen Ausgang bei Kaskadierung fehlzuinterpretieren.

Spannungstoleranz von CMOS-Gatter-Eingängen

CMOS-Bausteine, ebenfalls typischerweise mit 5 V versorgt, haben schärfere Schwellen aber breitere Margen:

• Low-Eingangstoleranz: 0 V bis 1,5 V
• High-Eingangstoleranz: 3,5 V bis 5 V

Ausgangsgarantien sind noch enger:

• Low-Ausgangsbereich: 0 V bis 0,05 V
• High-Ausgangsbereich: 4,95 V bis 5 V

CMOS-Rauschmarge

CMOS-Gatter bieten Rauschmargen von 1,45 V für sowohl low- als auch high-Pegel – mehr als das Doppelte des TTL-Maximums von 0,7 V – was sie widerstandsfähig gegen störende Spannungsspitzen macht.

Rauschmargen bei höheren Betriebsspannungen

Im Gegensatz zu TTL kann CMOS von 5 V bis 15 V betrieben werden (manche Bausteine sogar 18 V). Höhere Versorgungsrails erweitern die sicheren Eingangs- und Ausgangsfenster:

Diese Werte repräsentieren worst-case Herstellerspezifikationen; in der Praxis tolerieren viele CMOS-Gatter höhere „high“- und niedrigere „low“-Signale als angegeben.

Schwellenspannungen

Innerhalb des unsicheren Eingangsbands liegt eine präzise Schwellenspannung, die bestimmt, ob ein Gatter das Signal als 0 oder 1 interpretiert. Für die meisten Bausteine ist dieser Schwellenwert ein einzelner Punkt zwischen dem höchsten garantierten low-Eingang und dem niedrigsten garantierten high-Eingang.

Eingänge mit AC-Rauschen

Wenn AC-Rauschen einen DC-Logikpegel überlagert, kann das Gatter hin und her um diesen einzelnen Schwellenwert kippen und erratische Ausgänge erzeugen – ein Problem, das auch bei analogen Komparator-Op-Amps auftritt.

Schmitt-Trigger

Die Lösung ist positive Rückkopplung, die zwei distinkte Schwellen erzeugt: einen steigenden (V_T+) und einen fallenden (V_T–). Diese Hysterese sichert einen stabilen Ausgang, selbst wenn das Eingangssignal nahe am Entscheidungspunkt jittert.

Hysterese in Schmitt-Trigger-Gattern

Schmitt-Trigger-Gatter sind in Schaltplänen durch ein kleines Hysterese-Symbol gekennzeichnet. Die eingebaute positive Rückkopplung erhöht die Störfestigkeit und macht sie ideal für raue Umgebungen.

TTL und CMOS im selben System nutzen

Obwohl beide Familien eine 5-V-Versorgung teilen können, erreichen TTL-Ausgänge oft nicht die CMOS-Eingangsschwellen bei höheren Betriebsspannungen, und umgekehrt. Fehlanpassungen können Logikfehler verursachen.

Beispiel: TTL und CMOS Kombinationsschaltung

Betrachten Sie ein TTL-NAND-Gatter, das einen CMOS-Inverter speist, beide mit 5 V versorgt:

• TTL low-Ausgang (0 V–0,5 V) liegt komfortabel im CMOS low-Eingangsbereich (0 V–1,5 V).
• TTL high-Ausgang (2,7 V–5 V) kann in der unsicheren Zone für CMOS liegen, was Fehlinterpretation als low riskiert.

Ein Pull-Up-Widerstand am TTL-Ausgang kann den high-Pegel auf die Versorgungsschiene anheben und so ein solides CMOS-high sicherstellen.

Open-Collector-TTL-Gatter mit CMOS-Gatter

Open-Collector-TTL-Ausgänge können durch einen Pull-Up auf jede Spannung, einschließlich 10 V, gezogen werden. Der resultierende high-Pegel entspricht der Pull-Up-Versorgung und passt perfekt zu einem CMOS-Eingang, der bei dieser Spannung arbeitet.

Probleme bei CMOS-Ausgang zu TTL-Eingang

CMOS-Ausgänge sind typischerweise sicher in TTL-Eingänge einspeisbar, wenn beide dieselbe 5-V-Versorgung nutzen, da die CMOS-high-Spannung im TTL-high-Eingangsfenster liegt. Läuft der CMOS-Baustein jedoch über 5 V, übersteigt sein high-Ausgang das TTL-high-Eingangslimit und kann das TTL-Gatter potenziell beschädigen.

Open-Collector-Inverter-Schaltung nutzen

Ein diskreter NPN-Transistor kann einen Open-Collector-Inverter emulieren, sodass ein CMOS-high (über 5 V) sicher in ein TTL-low übersetzt wird, und ein CMOS-low in ein TTL-high. Die Logik wird invertiert, sodass das Systemdesign dies berücksichtigen muss.

Der optionale Pull-Up-Widerstand lässt den TTL-Eingang high schweben, wenn der Transistor aus ist, passend zu TTLs Default-high-Zustand.

VERWANDTES ARBEITSBLATT:

• Digital Logic Signals Worksheet