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Asynchrone Flip-Flop-Eingänge: Preset- und Clear-Funktionalität

Im Digitaldesign werden die primären Dateneingänge eines Flip-Flops – ob D, SR oder JK – als synchron bezeichnet, da ihr Einfluss auf die Ausgänge (Q und ΔQ) nur an einer Taktflanke manifestiert.

Im Gegensatz dazu können die zusätzlichen Eingänge, die wir asynchron nennen – Preset (PRE) und Clear (CLR) – das Flip-Flop unabhängig vom Takt oder jeglichen synchronen Eingängen in einen bekannten Zustand zwingen.

Asynchrone Flip-Flop-Eingänge: Preset- und Clear-Funktionalität

Wenn der Preset-Eingang aktiviert wird, setzt das Flip-Flop sofort (Q = 1, ΔQ = 0), wobei sowohl der Takt als auch alle anderen Dateneingänge umgangen werden. Umgekehrt resettet Clear das Bauelement (Q = 0, ΔQ = 1). Beide Operationen erfolgen instantan und bieten einen schnellen Weg zur Initialisierung oder Wiederherstellung einer Schaltung.

Wenn beide Preset und Clear gleichzeitig aktiv sind, gerät das Flip-Flop in einen undefinierten Zustand, in dem Q und ΔQ konfligieren. Dies spiegelt die klassische SR-Latch-Bedingung wider und sollte in zuverlässigen Designs vermieden werden.

Diese asynchronen Steuerelemente sind unschätzbar, wenn mehrere Flip-Flops im Gleichschritt getrieben werden müssen – beispielsweise zum Löschen oder Vorbelegen eines gesamten Registerfiles mit einer einzigen Leitung. Sie ermöglichen schnelle, globale Zustandsänderungen ohne Warten auf Taktübergänge.

Wie ihre synchronen Gegenstücke können Preset und Clear als aktiv-high oder aktiv-low konfiguriert werden. Ein aktiv-low Eingang wird durch eine Inversionsblase im Blockdiagramm angezeigt, und Designer sehen möglicherweise auch einen Balken über den PRE oder CLR Symbolen, um negative Logik anzuzeigen:

Asynchrone Flip-Flop-Eingänge: Preset- und Clear-Funktionalität

Asynchrone Flip-Flop-Eingänge: Preset- und Clear-Funktionalität

Kernaussagen

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