Serial-In, Serial-Out Schieberegister: Grundlagen und praktische Anwendungen

Schieberegister, die Daten seriell empfangen und seriell ausgeben, sind ein Eckpfeiler des Digitaldesigns. Sie verzögern jedes Bit um eine Taktperiode pro Stufe, was präzises Daten-Puffering, serielle Kommunikation und Clock-Domain-Crossing ermöglicht.

Jede Stufe speichert ein einzelnes Bit, sodass ein einzelnes-Stufen-Register ein Bit hält. Wenn mehrere Stufen kaskadiert werden, wächst die Registerlänge – bis zu 64 Bits in Standardbauteilen, oder länger, wenn mehrere Geräte in Serie verbunden werden.

Unten ist ein einzelnes-Stufen-Schieberegister gezeigt, getrieben von Daten, die noch nicht mit dem Systemtakt synchronisiert sind. Die Datenleitung (Pin D) an einem D-Flip-Flop (D-FF) hält ihren Wert bis zur Taktflanke, woraufhin der Wert am Ausgangspin Q erscheint.

 

 

Der Schlüsselpunkt – im Gegensatz zur nächsten Abbildung – ist, dass der am D-Pin anliegende Wert genau an der steigenden Taktflanke auf Q übertragen wird. Da der Eingang weit vor und nach der Flanke stabil ist, erfasst das Flip-Flop den korrekten Wert.

Für positiv-flankengesteuerte Flip-Flops folgt der Ausgang dem Eingang unmittelbar nach dem Taktübergang, wie durch die nach oben zeigenden Pfeile gezeigt.

In Mehrstufen-Schieberegistern können die Daten am Eingang nahe der Taktflanke wechseln. In solchen Fällen sampelt das Flip-Flop dennoch den Wert, der kurz vor der Flanke anlag; jede Änderung, die genau an der Flanke eintritt, wird bis zum nächsten Taktimpuls ignoriert.

 

 

Folglich fungiert ein D-FF als Ein-Taktperioden-Verzögerungselement, sofern die Daten korrekt zum Takt synchronisiert sind. Die Ausgangswellenform ist eine verzögerte Kopie des Eingangs, verschoben um einen Taktzyklus.

Zur Veranschaulichung des Timings betrachten wir den CD4006B 18-Bit Serial-In, Serial-Out Schieberegister von Texas Instruments. Sein Datenblatt spezifiziert Betrieb bei 5 V DC mit folgenden Schlüsselparametern:

• Setup-Zeit (t_S) = 100 ns
• Hold-Zeit (t_H) = 60 ns
• Ausbreitungsverzögerung (t_P) = 200–400 ns (typisch/maximal)

Diese Werte gewährleisten, dass am D-Pin anliegende Daten mindestens 100 ns vor der Taktflanke stabil sind und 60 ns danach unverändert bleiben. Mit einem 1 MHz Takt (1 µs Periode) sind Setup- und Hold-Margins komfortabel erfüllt.

Bei Kaskadierung speist jeder Stufen-Ausgang (Q) den nächsten Stufen-Eingang (D). Da die Ausbreitungsverzögerung (200 ns) die Hold-Zeit übersteigt, bleiben die Daten während des Übergangs gültig, was zuverlässigen Betrieb garantiert.

 

 

Dasselbe Konzept gilt für JK-Flip-Flops, wo Q J und Q' K speist, um ein äquivalentes Schieberegister zu bilden.

Ein Serial-In, Serial-Out (SISO) Schieberegister hat einen einzelnen Dateneingang, einen Takteingang und einen einzelnen Ausgang, der an der letzten Stufe erscheint. Die intermediären Ausgänge sind typischerweise nicht exponiert, was es von einem Serial-In, Parallel-Out (SIPO) Register unterscheidet.

Für ein dreistufiges SISO-Register demonstrieren die folgenden Wellenformen, wie drei Bits durch die Stufen propagieren, jeweils um einen Taktzyklus verzögert.

 

 

Serial-In, Serial-Out Bausteine von Texas Instruments

Die folgenden Texas Instruments Teile illustrieren die oben diskutierten Konzepte:

• CD4006B – 18-Bit SISO Schieberegister
• CD4031B – 64-Bit SISO Schieberegister
• CD4517B – Dual 64-Bit SISO Schieberegister mit internen Taps

Dies sind 4000er-Serie CMOS-Bausteine, die von 3 V bis 15 V an der positiven Versorgung (V_DD) betrieben werden, mit V_SS auf Masse. Typische maximale Taktfrequenzen liegen bei wenigen Megahertz, abhängig von der Versorgungsspannung.

 

 

Der CD4006B kann als 18-Bit-Register konfiguriert werden, indem seine internen 4-Bit- und 5-Bit-Stufen kaskadiert werden. Sein interner Tap ermöglicht einen 4-Bit-Ausgang für Anwendungen, die ein kürzeres Schieberegister erfordern.

 

 

Der CD4031B bietet ein volles 64-Bit SISO Schieberegister. Er beinhaltet zwei zusätzliche Ausgänge – Q₆₄ und Q₆₄' – und einen halb-stufig verzögerten Ausgang, der um einen halben Taktzyklus nachhinkt. Ein Mode-Control-Eingang wählt zwischen zwei Datenquellen (Data 1 oder Data 2), was Datenrezirkulation bei Bedarf ermöglicht.

 

 

Wenn Mode-Control high ist, wird der Ausgang Q₆₄ zurück in den Dateneingang geroutet, was eine 64-Zyklus-Rückkopplungsschleife erzeugt. Dies kann nützlich sein für die Implementierung sich wiederholender Muster oder zirkulärer Puffer.

 

 

Der CD4517B stellt zwei unabhängige 64-Bit-Schieberegister (Sektionen A und B) bereit. Jede Sektion hat ihren eigenen Takt, Dateneingang und Write Enable (WE). Interne Taps bei 16, 32 und 48 Stufen erlauben flexible Neukonfiguration für 16-Bit-, 32-Bit- oder 48-Bit-Register.

 

 

Beispielsweise erfordert die Konfiguration von Sektion B als 16-Bit-Register das Verbinden von WE_B mit Masse, Takt auf CL_B und Auslesen des verzögerten Ausgangs von Q_16B. Sektion A kann gleichzeitig als volles 64-Bit-Register nach demselben Prinzip genutzt werden.

 

VERWANDTE ARBEITSBLÄTTER

• Schieberegister Arbeitsblatt