Universelle Schieberegister: Parallel-In/Parallel-Out mit bidirektionaler Schiebesteuerung

Ein Parallel-In/Parallel-Out Schieberegister nimmt Daten parallel auf, schiebt sie und stellt das verschobene Ergebnis bereit, wie nachfolgend dargestellt.

Ein universelles Schieberegister erweitert diese Fähigkeit um paralleles Laden, serielles Schieben und zusätzliche Steueroptionen wie Richtung und Hold-Modus.

 

 

In der obigen Abbildung werden vier Datenbits an die parallelen Eingänge D_A D_B D_C D_D angelegt. Die Modus-Steuersignale bestimmen, ob die Daten parallel geladen oder pro Taktimpuls um eine Position verschoben werden.

Viele Bausteine erlauben dieselbe Steuerleitung zur Wahl der Schieferichtung. Jeder Taktübergang bewegt die Daten um ein Bit; das verschobene Ergebnis liegt an Q_A Q_B Q_C Q_D an. Die „Data-In“- und „Data-Out“-Pins ermöglichen das Kaskadieren mehrerer Register.

Während das Diagramm nur Rechts-Schiebe-Kaskadierung zeigt, können Links-Schiebe-Kaskaden durch Hinzufügen eines zweiten Paars „Data-In“- und „Data-Out“-Pins, die nach links orientiert sind, realisiert werden.

Die interne Struktur eines rechts-schiebenden Parallel-In/Parallel-Out Schieberegisters ist unten dargestellt. Tri-State-Puffer sind optional, aber in kommerziellen Bausteinen üblich.

 

 

Der 74LS395 ist ein Paradebeispiel, das dem konzeptuellen Diagramm sehr nahe kommt. Eine gekürzte Datenblatt-Zusammenfassung folgt; das vollständige Datenblatt ist später in diesem Kapitel verlinkt.

LD/SH' steuert den Multiplexer, der zwischen parallelem Laden und serialem Schieben wählt. Bei LD/SH' = 1 aktivieren die oberen vier UND-Gatter die parallelen Eingänge D_A D_B D_C D_D für den Eintritt in die vier Flip-Flops. Der Takteingang ist invertiert, sodass Daten an der fallenden Flanke übernommen werden.

Nach dem Laden aktiviert LD/SH' = 0 den Schiebe-Pfad, der den Inhalt bei jedem negativen Taktflanken um ein Bit nach rechts bewegt. Nach vier Takten haben die Daten das Register verlassen, sofern sie nicht über Q_D' an den seriellen Eingang eines weiteren Bausteins kaskadiert werden.

 

 

Das Diagramm zeigt ein Datenmuster, das in Q_A Q_B Q_C Q_D geladen und dann um eine Position nach rechts verschoben wird. Das hereinkommende Bit ist unbekannt (mit X markiert); eine Erdung des SER Pins würde den Eingangspegel definieren.

Zwei-Takt-Schiebung (Zwei-Bit-Schiebe) wird in der folgenden Abbildung illustriert.

 

 

Diese Schaltplan-Referenzen werden knapp gehalten, da die wesentliche Funktionalität in den nachfolgenden, detaillierteren Abbildungen bereits abgedeckt ist.

 

 

Für eine Links-Schiebe-Konfiguration müssen die Flip-Flops umverdrahtet werden, wobei der serielle Eingang (SI) und der serielle Ausgang (SO) getauscht werden. Der Datenpfad wird: SI → Q_C → Q_B → Q_A → SO, also die Umkehrung der Rechts-Schiebe-Sequenz.

 

 

Kommerzielle Bausteine implementieren bidirektionales Schieben typischerweise durch Hinzufügen einer Steuerleitung (L/R). Das folgende Schema demonstriert ein hypothetisches Register, das je nach L/R Signal links oder rechts schiebt.

 

 

Bei L/R = 1 aktiviert der Multiplexer den Rechts-Schiebe-Pfad; L/R = 0 wählt den Links-Schiebe-Pfad. Der serielle Dateneingang (SR für rechts, SL für links) speist das erste Flip-Flop, und der serielle Ausgang (SR-Kaskade oder SL-Kaskade) liefert das das Register verlassende Datenbit.

 

 

Um paralleles Laden mit bidirektionalem Schieben zu kombinieren, wird eine dritte Steuerleitung (SH/LD') eingeführt. Bei SH/LD' = 0 leitet der Lade-Multiplexer die parallelen Eingänge D_A D_B D_C bei nächstem Takt an die Flip-Flops. SH/LD' = 1 deaktiviert den Ladepfad und aktiviert wieder die durch L/R bestimmte Schieferichtung.

Kommerzielle Implementierungen wie der 74ALS299 fügen ein weiteres UND-Gatter hinzu, um einen Hold-Modus (S1 S0 = 00) zu unterstützen, der den Ausgang bei jedem Takt kontinuierlich neu lädt und somit die gespeicherten Daten erhält.

Siehe nächsten Abschnitt für das 74ALS299 Schema.

 

Parallel-In / Parallel-Out und universelle Bausteine

Texas Instruments bietet eine Reihe von Serial-In/Parallel-Out Schieberegistern an. Vollständige Datenblätter finden Sie über die untenstehenden Links.

• SN74LS395A – 4-Bit Parallel-In/Parallel-Out Schieberegister
• SN74ALS299 – 8-Bit Parallel-In/Parallel-Out universelles Schieberegister

 

 

Das interne Schema des SN74LS395A ist oben dargestellt. Das ANSI-Symbol folgt in der nächsten Abbildung.

 

 

Der 4-Bit-Baustein ist durch das 16-Pin-DIP-Gehäuse limitiert, das die vier Datenpins, Steuerpins und Versorgungspins aufnehmen muss.

Wichtige Steuersignale umfassen:

• CLR' – aktiv-low Reset für alle Stufen.
• OC' – aktiv-low Enable für die vier Tri-State-Ausgangspuffer.
• LD/SH' – multiplexet zwischen parallelem Laden (M1) und serialem Schieben (M2).
• C3/2 – ein negativer-Flanken-Takt, der sowohl die parallelen Daten (über 3 präfixierte Signale) als auch die seriellen Daten (über 2 präfixierte Signale) taktet.

Tri-State-Puffer werden vom EN4 Signal gesteuert (low aktiviert alle vier Puffer). Wenn Q_D' an den SER Pin eines weiteren Bausteins kaskadiert wird, können Daten durch mehrere Register geschoben werden.

 

 

Die obige, aus dem 74ALS299 Datenblatt stammende Tabelle fasst die Operation des 8-Bit universellen Schieberegisters zusammen. Die Modus-Eingänge S1 und S0 wählen eine von vier Funktionen:

• 01 – Links-Schieben
• 10 – Rechts-Schieben
• 11 – Paralleles Laden
• 00 – Hold (kontinuierliches Neuladen des Ausgangs bei jedem Takt)

Im Hold-Modus wird der Datenbus tri-stated, um externen Geräten das Treiben des Busses zu erlauben, während der Registerinhalt erhalten bleibt.

Wenn S1 S0 = 00, 01 oder 10 und die Output-Enable-Signale OE2', OE1' low sind, werden die Schieberegister-Ausgänge auf den Bus getrieben.

 

 

Die Rechts-Schiebe-Sequenz (S1 S0 = 10) lautet: SR → Q_A → Q_B → Q_C → Q_D → Q_E → Q_F → Q_G → Q_H (Q_H').

Die Links-Schiebe-Sequenz (S1 S0 = 01) lautet: (Q_A') → Q_A ← Q_B ← Q_C ← Q_D ← Q_E ← Q_F ← Q_G ← Q_H (Q_SL').

Tri-State-Puffer können durch Assertion von OE2' oder OE1' deaktiviert werden; der interne Registerinhalt bleibt unverändert, ist aber an den Ausgangspins nicht sichtbar.

 

 

Das annotierte ANSI-Symbol klärt die im Datenblatt verwendeten Namenskonventionen. Beachten Sie, dass die Modus-Bits S0 S1 in umgekehrter Reihenfolge zur obigen Tabelle aufgeführt sind – eine Eigenheit der offiziellen Dokumentation.

 

Praktische Anwendungen

Das folgende Beispiel demonstriert, wie ein universelles Schieberegister ein entferntes Tastenfeld und eine LED-Anzeige in einem einzigen Baustein für ein Alarmsystem zusammenfasst.

 

 

Im Diagramm befinden sich Tastenfeld und Anzeige im selben Gehäuse. Tastendaten werden in einem einzelnen Taktimpuls parallel in das Schieberegister geladen und dann serial zum Haupt-Alarmgehäuse hinausgeschoben. Gleichzeitig werden LED-Daten vom Hauptgehäuse serial in das Register geladen, um die LEDs anzusteuern.

 

 

Acht LEDs und Vorwiderstände sind an die acht I/O-Pins des SN74ALS299 angeschlossen. LEDs können nur im Modus 3 (S1 = 0, S0 = 0) getrieben werden, wenn die Tri-State-Enables OE1' und OE2' auf Masse gelegt sind, was die Ausgänge in Modus 0, 1 und 2 permanent aktiviert. Falls Flackern während des Schiebens unerwünscht ist, können die Enables an die Modus-Bits gekoppelt werden, sodass die LEDs nur im Hold-Modus leuchten.

Während des parallelen Ladens aktiviert S0 = 1 (logisch 0 nach Inversion) die Tri-State-Puffer, um die Schalterkontakte auf Masse zu ziehen. Offene Kontakte werden durch das Widerstands-LED-Netzwerk auf High gezogen, was ein klares logisches High erzeugt, wenn keine Taste gedrückt ist.

Zum Zeitpunkt t0, wenn sowohl S0 als auch S1 high sind, werden die Schalterdaten in das Register geladen. Anschließend schieben acht Taktimpulse (t0 bis t8) die Schließdaten über Q_H' aus, während neue LED-Daten am SR des Registers hereingeschoben werden.

Nach dem achten Schieben (t8) geht S1 auf low, versetzt das Register in Hold-Modus (S1 S0 = 00). Die gespeicherten Daten bleiben stabil, auch wenn weitere Takte anliegen.

Die Takterzeugung kann durch einen Mikrocontroller erfolgen, wenn die Rate unter 100 kHz liegt; für höhere Frequenzen kann dedizierte Logik die nötigen Takte und Modus-Signale erzeugen.

 

Zugehörige Arbeitsblätter:

• Shift Registers Worksheet