Die kritische Rolle der metallisierten Durchkontaktierung (PTH) in der modernen PCB-Fertigung
Definition: Durchkontaktierung (Plated Through-Hole, PTH)
Ein **gebohrtes Loch** in der PCB, dessen Wand **galvanisch mit Kupfer beschichtet** wird (typ. 20–25 µm Kupferschicht im Loch). Schafft **elektrische Verbindung zwischen Lagen** (Via) und/oder **mechanischen Halt + elektr. Anschluss** für THT-Bauteile (Stecker, Transformatoren, Leistungskondensatoren). Gegensatz: **NPTH (Non-Plated Through-Hole)** – unbeplattetes Loch, rein mechanisch (Befestigung, Tooling, Positionierung).
Arten beplatteter Bohrungen
| Typ | Beschreibung | Anwendung |
|---|---|---|
| Through-Hole Via (Standard) | Verbindet alle Lagen (Top–Bottom) | Signal, Power, GND – Standard-Interconnect |
| Blind Via | Außenlage → Innenlage (nicht durchgehend) | HDI, BGA-Escape, Platzersparnis |
| Buried Via | Innenlage → Innenlage | HDI, Mehrlagig, keine Außenlagen-Belegung |
| Via-in-Pad (VIP) | Via direkt im Bauteilpad (BGA, QFN) | Kürzeste Wege, therm. Management, Routing |
| Thermal Via / Stitching Via | Arrays unter Power-Pads / GND-Zonen | Wärmeableitung, EMI-Schirmung, Stromverteilung |
| THT-Pad (Component Hole) | Größer, für Bauteildraht + Lötmenge | Stecker, Spulen, Elkos, Relais, Press-Fit |
| Slot (Langloch) PTH | Oval/Rechteckig, beplattet | USB, HDMI, RJ45, Press-Fit, Kühlkörperbefestigung |
PTH vs. NPTH – Unterschiede & Entscheidung
| Merkmal | PTH | NPTH |
|---|---|---|
| Kupfer in Lochwand | Ja (20–25 µm + Oberflächenfinish) | Nein |
| Elektrische Leitfähigkeit | Lagenverbindung, Bauteilanschluss | Nein |
| Mechanische Festigkeit (Lötung) | Hoch (Zugfestigkeit Kupfer + Lot) | Nur Press-Fit / Schraube |
| Fertigungskomplexität | Höher (Desmear, Katalyse, Kupfer-Chem., Galvanik) | Geringer (nur Bohren) |
| Kosten | Höher | Niedriger |
| Typische Nutzung | Multilayer, THT, HDI, Power, High-Rel | Single-Layer, Befestigung, Tooling, Optik |
Faustregel: Multilayer & THT → **immer PTH**. Single-Layer nur SMT → NPTH für Montagelöcher ausreichend.
Warum werden Löcher beplattet? – Funktion & Bedeutung
- Elektrische Kontinuität (Vias): Signal/Power/GND zwischen Lagen – unverzichtbar ab 2 Lagen.
- THT-Bauteilanschluss: Mechanisch belastbare, thermisch zyklenfeste Lötstelle (IPC-A-610 Klasse 3).
- Thermisches Management: Thermal-Via-Arrays leiten Wärme von Bauteil in innere Cu-Planes / Metal-Core.
- Stromtragfähigkeit: Via-Stitching parallelt Strompfade, reduziert Spannungsfall.
- EMV / SI: Via-Fences (Stitching) schirmen HF-Signale, definieren Rückstrompfad.
- Prototyping & Rework: THT erlaubt Bauteiltausch, Messzugriff, Jumper – unverzichtbar in Entwicklung & Service.
PTH-Fertigungsprozess (Chemische Kupferabscheidung + Galvanik)
- Alkalische Reinigung: Entfetten, Entfernen von Oxid, Fingerabdrücken, Staub. Einstellung Oberflächenladung (negativ) für Palladium-Absorption.
- Mikro-Ätzen (Micro-etch): Oxid entfernen, Kupfer aufrauen (Ra 0,1–0,3 µm) → bessere Haftung Chem. Kupfer. Neues Kupfer hochaktiv.
- Pre-Dip / Prepreg-Schutz: Schutz der Palladium-Katalysatorschicht, Benetzung der Lochwand.
- Aktivierung (Palladium-Kolloid): Pd/Sn-Kolloid adsorbiert auf negativer Oberfläche → Katalysator für chem. Kupfer.
- Entzinnung (Decontamination / Accelerator): Zinn entfernen → freies Pd-Kern als aktiver Katalysator. Fluoborsäure bewährt.
- Chemische Kupferabscheidung (Electroless Cu): Autokatalytische Reaktion: Cu²⁺ + Formaldehyd → Cu⁰ (im Loch) + H₂ + Nebenprodukte. **Erste leitende Schicht (0,5–1,5 µm)** – deckt Lochwand & Pad-Ränder. Luftsprudelung für Gleichmäßigkeit.
- Galvanische Kupferverstärkung (Electrolytic Cu): Panel-Plating (gesamt) oder Pattern-Plating (nur Spuren/Vias). Aufbau auf 20–25 µm (Klasse 3: 25 µm Mindest).
- Oberflächenfinish: ENIG, HASL (lead-free), OSP, Immersion Sn/Ag, ENEPIG – schützt Cu & lötbar.
Qualitätssicherung: Mikroschliff (Cross-Section) → Kupferschichtdicke im Loch (3-Punkt-Messung), Hohlräume (Voids), Risse, Haftung (Pull-Test). IPC-6012 / IPC-A-600 Kriterien.
Fertigungsausrüstung – State of the Art
- **Horizontal-Linien (Conveyorized):** Reinigung → Mikroätzen → Aktivierung → Chem. Cu → Galvan. Cu → Finish. Durchsatz 5–20 Panels/h.
- **Direct Imaging (LDI) + Pattern Plating:** Nur Leiterbahnen & Pads galvanisch verstärken → weniger Cu-Abtrag, feinere Strukturen (≤ 50 µm).
- **Pulsplating / Periodic Reverse:** Gleichmäßige Verteilung in High-Aspect-Ratio-Vias (1:10 bis 1:20).
- **In-Line-Messung:** Wirbelstrom-Dickenmessung (Cu im Loch), Flying-Probe-Test (Kontinuität).
Typische PTH-Probleme & Lösungen
| Problem | Ursache | Lösung |
|---|---|---|
| Blasen / Delamination (Measling) | Feuchtigkeit, Verschmutzung, zu schnelles Ramp-Up, CTE-Mismatch | Backen (125 °C, 4–8 h), Reinigung optimieren, langsameres Profil, High-Tg FR4 (≥ 170 °C) |
| Kupfermangel im Loch (Void, Thin Cu) | Schlechte Benetzung, katalytischer Ausfall, Luftblasen, ungleichmäßige Galvanik | Prozesskontrolle (Pd-Dichte, Badanalyse), Pulsplating, Aspect-Ratio ≤ 10:1 (Standard), Vakuum-Imprägnierung |
| Kupfer in NPTH (Kontamination) | Katalysator-Verschleppung, unsaubere Abdeckung | Maskierung (Tape/Plug), separate Prozesslinie, Reinigung der Werkzeuge |
| Risse in Kupferhülse (Barrel Crack) | Thermischer Schock (Reflow/Welle), Z-Axis-CTE zu hoch, zu dicke Cu-Schicht | High-Tg / Low-CTE Material (FR408, Isola, Nelco), Cu-Dicke ≤ 25 µm, Thermal Relief |
| Lötverunreinigung im Via (Solder Wick) | Via-in-Pad offen, Kapillareffekt beim Reflow | Via Plugged & Capped (IPC-4761 Type VII), Lötstopplack über Via, Therm. Relief |
| Kurzschluss durch Kupfer-Späne (Debris) | Bohrrückstände, unzureichendes Entgraten/Entstauben | Bohrparameter optimieren (Feed/Speed), Plasma-Desmear, Bürstenreinigung, Luftdruck |
Design-Regeln für zuverlässige PTH (DFM)
- Aspect Ratio (Boarddicke / Bohr-Ø) ≤ 10:1 (Standard), ≤ 15:1 (Advanced), ≤ 20:1 (HDI, nur mit Spezialprozess).
- Annular Ring ≥ 0,15 mm (6 mil) (Klasse 3: ≥ 0,10 mm + Teardrop).
- Pad-Durchmesser ≥ Bohr-Ø + 0,3 mm (12 mil).
- Via-in-Pad:** Immer **Plugged & Capped** (Harz + Cu) – sonst Lötfehler.
- Thermal Vias:** Array 0,3–0,5 mm Ø, Pitch 1,0–1,2 mm, **gepluggt & gekappt** unter Power-Pad.
- Abstand Via–Via / Via–Spur:** ≥ 0,15 mm (6 mil) für Fertigungstoleranz.
- Keine Vias unter BGA-Pads ohne VIP + Plugged/Capped.
- Testpunkte (TP) als PTH** für ICT/Flying Probe – nicht nur SMT-Pads.
Fazit
PTH ist **Rückgrat der Multilayer-PCB** – elektrisch, thermisch, mechanisch. Beherrschung des chemisch-galvanischen Prozesses (Desmear → Aktivierung → Chem. Cu → Galv. Cu) entscheidet über Zuverlässigkeit (IPC Klasse 2/3, Auto/Med/Mil). **Design-Regeln (Aspect Ratio, Annular Ring, Via-in-Pad-Plugging) einhalten** → First-Pass-Yield. WellPCB fertigt **PTH-PCBs in Serie & Proto**: 2–30 Lagen, Aspect Ratio bis 16:1, Blind/Buried/VIP, Heavy Copper (10 oz), Alu/Cu-Core, IPC-6012 Klasse 3, UL, Cross-Section-Report, 100 % Flying-Probe-Test. Ihr Partner für hochzuverlässige Durchkontaktierung – anfragen & testen.
7 Wege, wie intelligente Beleuchtung in der Industrie Kosten senkt
Die entscheidende Rolle von PCB-CAM im modernen Prototyping
Industrietechnik
- Warum elektrische Sicherheit wichtig ist: Leben und Arbeit schützen
- Wie Technologie Fertigung transformiert: Vom 3D-Druck zu Digital Twins
- Supply-Chain-Tech-Schulden beenden: Resiliente Fundamente jetzt bauen
- Warum proaktive Gerätewartung Fertigungseffizienz und Kosteneinsparungen antreibt
- Obligatorische Routinewartung: Anlagensicherheit & Langlebigkeit steigern
- Produktionshalle-Effizienz optimieren mit Cloud-Technologie
- Leiterplatten (PCBs) verstehen – Ein umfassender Überblick
- Wie startup-getriebene Technologie Innovation und Wachstum antreibt
- Through-Hole vs. Surface Mount: Wichtige Unterschiede erklärt
- Die Zukunft autonomer Fahrzeuge: Technologie, Herausforderungen und Innovationen