Impedanzkontrolle für High-Speed-Digital-PCBs meistern

Impedanzkontroll-Layout-Regeln

Einheitlicher Delay & Impedanz frequenzunabhängig, aber abhängig von: Board-Struktur, DK, physische Routing-Attribute. Wichtig für High-Speed-PCB-Verständnis & -Design. Außensignallagen: Signalgeschwindigkeit ≫ Innensignallagen → bei Key-Layout berücksichtigen.

Impedanzkontrolle = Voraussetzung für Signalübertragung. Aber: Nach Board-Struktur & Impedanzformel hängt Impedanz nur von PCB-Material & Layer-Struktur ab (bei fixer Leiterbreite/Routing). → Impedanz einer Leitung ändert sich nicht auf verschiedenen Lagen → in High-Speed-Design unzulässig.

Beispiel: High-Density High-Speed-PCB, die meisten Signale mit Impedanzanforderung. CPCI: 65 Ω, Diff: 100 Ω, Rest: 50 Ω. Routing-Platz → ≥ 10 Lagen, 16-Lagen-Design festgelegt.

Gesamtdicke ≤ 2 mm → Stacking-Herausforderungen:

1. Jede Signallage: angrenzende Image Planes (Impedanz- & Signalqualitätsschutz).
2. Jede Power-Lage: vollständige Ground-Lage daneben (Power-Performance).
3. Stackup symmetrisch (Warpage-Vermeidung).

DK = 4,3. Nach Stackup: Leiterbreiten & Abstände per Berechnung für Signalimpedanz.

• Oberflächen-Signalleiter: 5 mil → 58,7 Ω
• Oberflächen-CPCI: 4,5 mil → 61,7 Ω
• Innere Signalleiter: 4,5 mil → 50,2 Ω
• BGA-Bereich (Innen & Außen): 4 mil → Außen 64,6 Ω, Innen 52,7 Ω
• Innere Microstrip-Diff: 5 mil, Abstand 6 mil → 100,54 Ω
• Innere Stripline-Diff: 4,5 mil, Abstand 10 mil → 96,6 Ω

Abstände:

• Oberflächen-Signalleiter (5 mil): 5,0 mil
• Oberflächen-CPCI (4,5 mil): 9,0 mil
• Innere Signalleiter (4,5 mil): 7,0 mil
• Oberfläche ↔ Innen: 4,0 mil
• Diff-Paare innen zu anderen Signalen: ≥ 25 mil
• Diff-Paare außen zu anderen Signalen: ≥ 20 mil

Nach Fertigung: Impedanz-Test (POLAR-Cits500). Ergebnisse (Tabelle): Impedanz in High-Speed-Design/Fertigung in 50 Ω±10 %, 60 Ω±10 %, 100 Ω±10 % kontrollieren.

LVDS & Impedanzkontrolle auf PCBs

LVDS (Low Voltage Differential Signaling)

High-Speed-Serielle Pegel: hohe Geschwindigkeit, niedriger Verbrauch, starke Störfestigkeit, große Reichweite, gutes Matching. Anwendungen: Computer, Kommunikation, Consumer.

LVDS-Impedanzdesign

Spannungshub nur 350 mV, Reichweite > 10 m. Signalreflexion vermeiden → Impedanz kontrollieren: Single-Ended 50 Ω, Differenziell 100 Ω. Praxis: Stackup-Dicke & Medium-Parameter, Leiterbreite & Abstand justieren, Impedanzberechnung via High-Speed-Simulationswerkzeuge.

Herausforderung: Single-Ended & Diff-Impedanz simultan erfüllen oft schwierig.

• Einstellbereich W & S durch physischen Designraum begrenzt (z. B. Randstecker BGA/DIP: Pad-Größe & -Abstand beeinflussen Routing).
• Änderung W & S beeinflusst beide Impedanzen.
• Relationship Preset-W/S ↔ Impedanz heute leicht ermittelbar.

LVDS-Routing-Regeln

Diff-Pair-Routing nach Impedanz-Design-Regeln → LVDS-Qualität sichern. Praxis-Regeln:

1. Diff-Paare so kurz wie möglich, gerade, Vias minimieren. Abstand innerhalb Paar konstant. 45°-Knick statt 90°.
2. Abstand zwischen Diff-Paaren ≥ 10× (Crosstalk-Reduktion). Ggf. Ground-Vias zwischen Paaren zur Isolation.
3. LVDS nicht über Flächensplit (Plane Split) führen. Zwar gegenseitige Rückführpfade, aber Split schneidet Rückführpfad → Impedanzdiskontinuität durch fehlende Image Planes.
4. Diff-Signale nicht zwischen Lagen führen. Stacking-Alignment-Genauigkeit ≪ Ätzgenauigkeit gleicher Lage + Medium-Verlust beim Pressen → Diff-Impedanzänderung.
5. Impedanzdesign: Kopplungsmethode nutzen.
6. Passender Stackup: Isolation Spannungslevel ↔ LVDS. Möglich: High-Speed TTL/CMOS auf anderen Lagen, durch Power/Ground von LVDS isoliert.
7. Diff-Paar-Längen matchen (Längengleichheit).

Weiterführende Ressourcen:
• Faktoren für charakteristische PCB-Impedanz & Lösungen
• Impedanz-Design-Überlegungen Flex-Rigid PCB
• Analyse & Verhinderung High-Speed-PCB-Power-Impedanz
• Via-Impedanzkontrolle & Einfluss auf Signalintegrität
• Full-Feature PCB Fertigung PCBCart
• Advanced PCB Assembly PCBCart – ab 1 Stück