Verilog-Operatoren
Daten, die nicht verarbeitet werden können, sind ziemlich nutzlos, in digitalen Schaltungen und Computersystemen ist immer irgendeine Form von Berechnung erforderlich. Schauen wir uns einige der Operatoren in Verilog an, die es Synthesewerkzeugen ermöglichen würden, geeignete Hardwareelemente zu realisieren.
Verilog-Arithmetikoperatoren
Wenn der zweite Operand eines Divisions- oder Modulo-Operators Null ist, dann ist das Ergebnis X. Wenn einer der Operanden des Potenzoperators reell ist, dann ist das Ergebnis auch reell. Das Ergebnis ist 1, wenn der zweite Operand eines Potenzoperators 0 ist (a 0 ).
| Operator | Beschreibung |
|---|---|
| a + b | a plus b |
| a - b | a minus b |
| a * b | a multipliziert mit b |
| a / b | a dividiert durch b |
| a %b | a modulo b |
| a ** b | a hoch b |
Ein Beispiel für die Verwendung von arithmetischen Operatoren finden Sie unten.
module des;
reg [7:0] data1;
reg [7:0] data2;
initial begin
data1 = 45;
data2 = 9;
$display ("Add + = %d", data1 + data2);
$display ("Sub - = %d", data1 - data2);
$display ("Mul * = %d", data1 * data2);
$display ("Div / = %d", data1 / data2);
$display ("Mod %% = %d", data1 % data2);
$display ("Pow ** = %d", data2 ** 2);
end
endmodule
Simulationsprotokoll ncsim> run Add + = 54 Sub - = 36 Mul * = 149 Div / = 5 Mod % = 0 Pow ** = 81 ncsim: *W,RNQUIE: Simulation is complete.
Verilog-Relationaloperatoren
Ein Ausdruck mit dem Vergleichsoperator ergibt 1, wenn der Ausdruck als wahr ausgewertet wird, und 0, wenn er falsch ist. Wenn einer der Operanden X oder Z ist, dann ist das Ergebnis X. Vergleichsoperatoren haben einen niedrigeren Vorrang als arithmetische Operatoren und alle Vergleichsoperatoren haben denselben Vorrang.
| Operator | Beschreibung |
|---|---|
a | a kleiner als b | |
| a> b | a größer als b |
| a <=b | a kleiner oder gleich b |
| a>=b | a größer oder gleich b |
module des;
reg [7:0] data1;
reg [7:0] data2;
initial begin
data1 = 45;
data2 = 9;
$display ("Result for data1 >= data2 : %0d", data1 >= data2);
data1 = 45;
data2 = 45;
$display ("Result for data1 <= data2 : %0d", data1 <= data2); data1 = 9; data2 = 8; $display ("Result for data1 > data2 : %0d", data1 > data2);
data1 = 22;
data2 = 22;
$display ("Result for data1 < data2 : %0d", data1 < data2);
end
endmodule
Simulationsprotokoll ncsim> run Result for data1 >= data2 : 1 Result for data1 <= data2 : 1 Result for data1 > data2 : 1 Result for data1 < data2 : 0 ncsim: *W,RNQUIE: Simulation is complete.
Verilog-Gleichheitsoperatoren
Gleichheitsoperatoren haben untereinander denselben Vorrang und einen niedrigeren Vorrang als relational Betreiber. Das Ergebnis ist 1, wenn wahr, und 0, wenn falsch. Wenn einer der Operanden der logischen Gleichheit (==) oder der logischen Ungleichheit (!=) X oder Z ist, dann ist das Ergebnis X. Sie können den Case-Equality-Operator (===) oder den Case-Unquality-Operator verwenden (!==) zum Abgleich einschließlich X und Z und hat immer einen bekannten Wert.
| Operator | Beschreibung |
|---|---|
| a ===b | a gleich b, einschließlich x und z |
| a !==b | a ungleich b, einschließlich x und z |
| a ==b | a gleich b, Ergebnis kann unbekannt sein |
| a !=b | a ungleich b, Ergebnis kann unbekannt sein |
module des;
reg [7:0] data1;
reg [7:0] data2;
initial begin
data1 = 45; data2 = 9; $display ("Result for data1(%0d) === data2(%0d) : %0d", data1, data2, data1 === data2);
data1 = 'b101x; data2 = 'b1011; $display ("Result for data1(%0b) === data2(%0b) : %0d", data1, data2, data1 === data2);
data1 = 'b101x; data2 = 'b101x; $display ("Result for data1(%0b) === data2(%0b) : %0d", data1, data2, data1 === data2);
data1 = 'b101z; data2 = 'b1z00; $display ("Result for data1(%0b) !== data2(%0b) : %0d", data1, data2, data1 !== data2);
data1 = 39; data2 = 39; $display ("Result for data1(%0d) == data2(%0d) : %0d", data1, data2, data1 == data2);
data1 = 14; data2 = 14; $display ("Result for data1(%0d) != data2(%0d) : %0d", data1, data2, data1 != data2);
end
endmodule
Simulationsprotokoll ncsim> run Result for data1(45) === data2(9) : 0 Result for data1(101x) === data2(1011) : 0 Result for data1(101x) === data2(101x) : 1 Result for data1(101z) !== data2(1z00) : 1 Result for data1(39) == data2(39) : 1 Result for data1(14) != data2(14) : 0 ncsim: *W,RNQUIE: Simulation is complete.
Logische Verilog-Operatoren
Das Ergebnis eines logischen Und (&&) ist 1 oder wahr, wenn beide seiner Operanden wahr oder ungleich Null sind. Das Ergebnis eines logischen Oder (||) ist 1 oder wahr, wenn einer seiner Operanden wahr oder ungleich Null ist. Wenn einer der Operanden X ist, dann ist das Ergebnis auch X. Der logische Negationsoperator (!) wandelt einen Nicht-Null- oder True-Operanden in 0 und einen Null- oder False-Operanden in 1 um, während ein X ein X bleibt.
| Operator | Beschreibung |
|---|---|
| a &&b | wird als wahr ausgewertet, wenn ein und b sind wahr |
| a || b | wird als wahr ausgewertet, wenn ein oder b sind wahr |
| !a | Konvertiert Werte ungleich Null in Null und umgekehrt |
module des;
reg [7:0] data1;
reg [7:0] data2;
initial begin
data1 = 45; data2 = 9; $display ("Result of data1(%0d) && data2(%0d) : %0d", data1, data2, data1 && data2);
data1 = 0; data2 = 4; $display ("Result of data1(%0d) && data2(%0d) : %0d", data1, data2, data1 && data2);
data1 = 'dx; data2 = 3; $display ("Result of data1(%0d) && data2(%0d) : %0d", data1, data2, data1 && data2);
data1 = 'b101z; data2 = 5; $display ("Result of data1(%0d) && data2(%0d) : %0d", data1, data2, data1 && data2);
data1 = 45; data2 = 9; $display ("Result of data1(%0d) || data2(%0d) : %0d", data1, data2, data1 || data2);
data1 = 0; data2 = 4; $display ("Result of data1(%0d) || data2(%0d) : %0d", data1, data2, data1 || data2);
data1 = 'dx; data2 = 3; $display ("Result of data1(%0d) || data2(%0d) : %0d", data1, data2, data1 || data2);
data1 = 'b101z; data2 = 5; $display ("Result of data1(%0d) || data2(%0d) : %0d", data1, data2, data1 || data2);
data1 = 4; $display ("Result of !data1(%0d) : %0d", data1, !data1);
data1 = 0; $display ("Result of !data1(%0d) : %0d", data1, !data1);
end
endmodule
Simulationsprotokoll ncsim> run Result of data1(45) && data2(9) : 1 Result of data1(0) && data2(4) : 0 Result of data1(x) && data2(3) : x Result of data1(Z) && data2(5) : 1 Result of data1(45) || data2(9) : 1 Result of data1(0) || data2(4) : 1 Result of data1(x) || data2(3) : 1 Result of data1(Z) || data2(5) : 1 Result of !data1(4) : 0 Result of !data1(0) : 1 ncsim: *W,RNQUIE: Simulation is complete.
Bitweise Operatoren von Verilog
Dieser Operator kombiniert ein Bit in einem Operanden mit dem entsprechenden Bit im anderen Operanden, um ein Einzelbit-Ergebnis zu berechnen.
| & | 0 | 1 | x | z |
|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 |
| 1 | 0 | 1 | x | x |
| x | 0 | x | x | x |
| z | 0 | x | x | x |
| | | 0 | 1 | x | z |
|---|---|---|---|---|
| 0 | 0 | 1 | x | x |
| 1 | 1 | 1 | 1 | 1 |
| x | x | 1 | x | x |
| z | x | 1 | x | x |
module des;
reg data1 [4] ;
reg data2 [4] ;
int i, j;
initial begin
data1[0] = 0; data2[0] = 0;
data1[1] = 1; data2[1] = 1;
data1[2] = 'x; data2[2] = 'x;
data1[3] = 'z; data2[3] = 'z;
for (i = 0; i < 4; i += 1) begin
for (j = 0; j < 4; j += 1) begin
$display ("data1(%0d) & data2(%0d) = %0d", data1[i], data2[j], data1[i] & data2[j]);
end
end
end
endmodule
Simulationsprotokoll ncsim> run data1(0) & data2(0) = 0 data1(0) & data2(1) = 0 data1(0) & data2(x) = 0 data1(0) & data2(z) = 0 data1(1) & data2(0) = 0 data1(1) & data2(1) = 1 data1(1) & data2(x) = x data1(1) & data2(z) = x data1(x) & data2(0) = 0 data1(x) & data2(1) = x data1(x) & data2(x) = x data1(x) & data2(z) = x data1(z) & data2(0) = 0 data1(z) & data2(1) = x data1(z) & data2(x) = x data1(z) & data2(z) = x ncsim: *W,RNQUIE: Simulation is complete.
Verilog-Schichtoperatoren
Es gibt zwei Arten von Shift-Operatoren:
- Logische Verschiebungsoperatoren :<< and>>
- Arithmetische Verschiebungsoperatoren:<<
>>
module des;
reg [7:0] data;
int i;
initial begin
data = 8'h1;
$display ("Original data = 'd%0d or 'b%0b", data, data);
for (i = 0; i < 8; i +=1 ) begin
$display ("data << %0d = 'b%b", i, data << i);
end
data = 8'h80;
$display ("Original data = 'd%0d or 'b%0b", data, data);
for (i = 0; i < 8; i +=1 ) begin $display ("data >> %0d = 'b%b", i, data >> i);
end
data = 8'h1;
$display ("
data >> 1 = 'b%b", data >> 1);
end
endmodule
Simulationsprotokoll ncsim> run Original data = 'd1 or 'b00000001 data << 0 = 'b00000001 data << 1 = 'b00000010 data << 2 = 'b00000100 data << 3 = 'b00001000 data << 4 = 'b00010000 data << 5 = 'b00100000 data << 6 = 'b01000000 data << 7 = 'b10000000 Original data = 'd128 or 'b10000000 data >> 0 = 'b10000000 data >> 1 = 'b01000000 data >> 2 = 'b00100000 data >> 3 = 'b00010000 data >> 4 = 'b00001000 data >> 5 = 'b00000100 data >> 6 = 'b00000010 data >> 7 = 'b00000001 data >> 1 = 'b00000000 ncsim: *W,RNQUIE: Simulation is complete.
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