Verilog Initial Blöcke: Zweck, Syntax & Nicht-Synthese-Einsatz
Verilog-Statements werden in Simulationssequenziell ausgeführt, platziert in prozeduralen Blöcken. Zwei Haupttypen: initial und always.
Syntax
initial [single statement]
initial begin [multiple statements] end
Wofür wird initial Block genutzt?
Nicht synthetisierbar → kein Hardware-Schema. Zweck: Simulation – Variablen initialisieren, Design-Ports mit spezifischen Werten treiben.
Wann startet/endet initial Block?
Start: Simulationsbeginn bei Zeit 0. Wird einmalig ausgeführt. Ende: Nach Abarbeitung aller Statements.
Beispiel: Modul behave mit Signals a, b. Single Statement → kein begin/end nötig. a = 2'b10 bei Zeit 0.
Was passiert bei Delay-Element?
Zusätzliches Statement mit Delay #10: a wird bei Zeit 0 zugewiesen, b nach 10 Zeit-Einheiten.
Wie viele initial Blöcke pro Modul?
Kein Limit. Mehrere initial Blöcke starten parallel zur Zeit 0. Fertigstellungszeit variiert je Delays.
Beispiel: 3 Blöcke mit Delays 20, 50 (10+40), 60 → Simulation endet bei 60 (längster Block).
$finish beendet Simulation. Wenn letzter Block #30 $finish hat → Ende bei 30, alle anderen Blöcke werden gekillt.Flash-Beispiel zeigt initial Block Ausführung in Simulation.
Verilog
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