Verilog Essentials: Kurzer Überblick

Verhaltenscode steht immer in module/endmodule. Jedes Digitaldesign geht in einen module Block. Ports optional: input (Signale rein), output (Signale raus).

Modul

Leeres Modul testbench. Name: alphanumerisch + _.

module testbench; endmodule

Modul mit Ports: Inputs d, clk, rstb, Output q.

module dff (input d, clk, rstb, output q); endmodule

Datentypen

Primär zwei Typen: reg (hält Werte wie Variable) und wire (elektrischer Draht-Analogie, muss kontinuierlich getrieben werden). wire verbindet Module/Signale.

module testbench;
    reg d, rst_b, clk;
    wire q;
endmodule

Assignments

Drei Basis-Blöcke:

`always @ (condition)`	Ausführung bei Condition
`initial`	Einmalig bei Simulationsstart
`assign LHS = RHS`	LHS aktualisiert bei RHS-Änderung

Regeln:

reg nur in initial/always zuweisbar
wire nur via assign zuweisbar
Mehrere Statements in initial/always → begin ... end

module testbench;
    reg d, rst_b, clk; wire q;
    initial begin
        d = 0; rst_b = 0; clk = 0;
        #100 $finish;
    end
    always begin
        #10 clk = ~clk;
    end
endmodule

Beobachtungen:

Multiple Lines → begin/end
reg Signale in initial zugewiesen
initial läuft bei 0ns
always ohne Condition → Endlosschleife (wie while(1) in C)
# = Time Delay. #10 = 10 Zeit-Einheiten warten
clk = ~clk toggelt Clock alle 10 Einheiten
$finish beendet Simulation nach 100 Einheiten

Verilog Initial Blöcke: Zweck, Syntax & Nicht-Synthese-Einsatz Verilog Generate Blöcke meistern: Dynamische Instanziierung & Bedingtes Design

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