RISC-V-Gipfel:Highlights der Tagesordnung

Der dritte jährliche RISC-V-Gipfel findet nächsten Monat, 8.-10. Dezember 2020, statt und wird wie die meisten Veranstaltungen in diesem Jahr komplett online sein. Das Programm umfasst drei Tage lang Vorträge zu Architekturen, Hardware, Software, Tools, Verifikation und Sicherheit sowie Fallstudien aus der globalen RISC-V-Community.

Technologieunternehmen und Forschungseinrichtungen werden wichtige Produktaktualisierungen, Projekte und Implementierungen austauschen und die Rolle der RISC-V-Befehlssatzarchitektur (ISA) bei der Förderung der nächsten Generation von Hardware, Software und geistigem Eigentum (IP) diskutieren. Die Veranstaltung wird auch eine Online-Ausstellungshalle und Networking-Möglichkeiten bieten. Zu den Referenten zählen Führungskräfte von Andes Technology, Alibaba, der CHIPS Alliance, Google, IBM, NXP Semiconductors, OneSpin Solutions, RedHat, Seagate, SiFive, Western Digital und anderen.

Als Medienpartner wird auch embedded.com dabei sein und wir haben auch einen Kamingespräch, an dem am 9. 1990 wurde das Lehrbuch „Computer Architecture:A Quantitative Approach“ veröffentlicht, das seither für viele Mikroprozessor-Ingenieure ein grundlegendes Buch ist.

Die vollständige Agenda ist online (siehe die Website hier), aber hier sind einige Highlights.

Tag 1, Dienstag, 8. Dezember 2020

Aufbau eines Open-Edge-Ökosystems für maschinelles Lernen mit RISC-V, Zephyr, TensorFlow Lite Micro und Renode :Durch die Annäherung an den Edge verändert Machine Learning die IoT-Landschaft grundlegend. Um die sich aus diesem Trend ergebenden Chancen voll ausschöpfen zu können, ist ein offenes Ökosystem moderner Tools, Frameworks und Plattformen erforderlich, die zusammen eine nahtlose Umgebung für Entwickler bilden, um fortschrittliche ML-Anwendungen auf RISC-V zu erstellen. Im Keynote-Panel diskutieren Tim Ansell (Google), Kate Stewart (Zephyr Project), Brian Faith (QuickLogic) und Michael Gielda (Antmicro) über die Stärken von RISC-V, Zephyr RTOS, TensorFlow Lite und Renode kombiniert, um eine kollaborative, softwaregesteuerte, nachvollziehbare ML-Entwicklung für den Edge bereitzustellen. Die Teilnehmer werden diskutieren, wie der herstellerneutrale Ansatz von RISC-V mit den Grundprinzipien des Zephyr RTOS und des Renode-Simulationsframeworks harmoniert und wie TensorFlow Lite Micro die offene ISA und ihre Tools nutzen kann, um auch im ML-Bereich Innovationen zu schaffen die Hardwareebene, zB mit FPGAs oder benutzerdefinierten Erweiterungen.

Das RISC-V-Ökosystem nutzen, um mit weniger als 10 Millionen US-Dollar einen Chip in die Hände von Kunden zu legen :In diesem Vortrag wird der Weg von Intensivate bei der Entwicklung der ersten kommerziellen Cluster-CPU vorgestellt, wobei der Schwerpunkt darauf liegt, wie das RISC-V-Ökosystem es ermöglicht, einen kommerziell tragfähigen Chip in einem 12-nm-Prozessknoten für weniger als 10 Millionen US-Dollar an Kunden zu liefern. Dean Halle, CEO von Intensivate, wird beschreiben, wie die Kosten für die Lieferung eines solchen Chips gesenkt wurden, einschließlich der Rolle des RISC-V-Software-Ökosystems, der Rolle des von Chip Yard erhältlichen Rocket-Chip RTL, der Rolle des FireSim FPGA-Emulationssystems und die Rolle der Chisel-Hardwaresprache.

Tag 2, Mittwoch, 9. Dezember 2020

RISC-V in neuen 5G-Funk-Basisstationen für kleine Zellen :Moderne zellulare Kommunikation verwendet die Orthogonal Frequency-Division Multiple Access (OFDMA)-Luftschnittstelle, bei der Daten in Symbolen übertragen werden, die in Schlitzen gruppiert sind. Bei 5G können diese Slots zwischen 0,25 und 0,125 ms liegen. Die Planung des in diesen Slots transportierten Verkehrs erfolgt durch die MAC-Schicht. Es plant den Verkehr zum Netzwerk (Uplink) sowie vom Netzwerk zum Benutzer (Downlink). Effiziente 5G-Basisstationen werden entwickelt und eingesetzt, um nicht nur viele, viele Benutzer zu unterstützen, die viele 5G-Zellen unterstützen, sondern sogar mehrere separate Mobilfunkbetreiber. Jeder Betreiber kann seine eigene Software benötigen. Die physikalische Schicht (PHY) muss die Daten (sowohl Steuerung als auch Benutzer) verarbeiten, die ihr von der MAC übergeben werden, um die Schlitze und Symbole für die Übertragung und den Empfang auszufüllen. Wenn die PHY die strengen Timing-Beschränkungen nicht erfüllt, gehen ganze Datenschlitze verloren, was Wiederherstellungsmechanismen erfordert. In diesem Vortrag präsentieren Gajinder Panesar (Mentor, A Siemens Business) und Peter Claydon (Picocom) einen heterogenen SoC, der eine 5G NG Small Cell Basisstation mit Clustern von RISC-Vs und dedizierten DSPs implementiert. Der Vortrag wird auch zeigen, wie die strengen Timing-Beschränkungen kontinuierlich und nicht-intrusiv überwacht werden und wie Embedded Analytics nützliche Einblicke in das Verhalten der Basisstation liefert.

Sichere IoT-Firmware für RISC-V :Im Laufe der Zeit haben etablierte Plattformanbieter leichtgewichtige Trusted Execution Environments (TEEs) und relative eingebettete Software-Stacks entwickelt, die für ihre kleineren Prozessoren optimiert sind. Keines davon steht jedoch RISC-V-Entwicklern zur Verfügung, die allein gelassen werden müssen, um herauszufinden, wie vertrauenswürdigen Code von nicht verifizierten Softwarebibliotheken von Drittanbietern abgeschirmt und diese Komponenten sicher in einem einzigen Firmware-Image kombiniert werden können, das ihre kommerziellen Anwendungen unterstützt. In dieser Präsentation stellen Cesare Garlati (Hex Five Security) und Sandro Pinto (Universidade do Minho) einen kostenlosen und offenen sicheren IoT-Stack für RISC-V vor, der alle Hardware- und Softwarekomponenten abdeckt, die zum Bau hochmoderner Geräte erforderlich sind , Firmware und Cloud-Verwaltungsdienst. Dazu gehören RISC-V 32-Bit-SoC-FPGA, Trusted Execution Environment für mehrere Zonen, sicherheitskritisches RTOS, TCP/IP-Konnektivität, TLS-ECC-Kryptografie sowie MQTT-Client und -Broker, der die Bereitstellung von Telemetrie- und OTA-Anwendungen sowie Firmware-Updates bereitstellt.

Tag 3, Donnerstag, 10. Dezember 2020

Eingebettete Software neu gedacht:Thread-Prozessoren mit RISC-V implementiert :Mit zunehmender Systemkomplexität wird es schwieriger, ein RTOS so zu konfigurieren, dass es alle möglichen Betriebsszenarien erfüllt. Entwickler müssen sicherstellen, dass unabhängig von den Betriebsbedingungen des Systems keine Prioritätsinversionen, Deadlocks, Ressourcenkonflikte, Racebedingungen und andere zeitbezogene Probleme auftreten können. Trotz detaillierter Analyse und rigoroser Verifizierung werden viele Designteams einen größeren und leistungsstärkeren Prozessor auswählen, als wirklich erforderlich ist, um eine Sicherheitsmarge gegen unvorhergesehene Umstände zu bieten. Eine Alternative besteht darin, jede Aufgabe einem eigenen CPU-Kern zuzuweisen. Dies vereinfacht viele der Planungs- und Echtzeitprobleme bei der Verwaltung einer Sammlung von Aufgaben erheblich. Mit der Konfigurierbarkeit und Effizienz von RISC-V-Kernen ist es sowohl möglich als auch praktisch, einen Kern für eine bestimmte Aufgabe auszuwählen und zu konfigurieren, genau diese Aufgabe auf dem Kern auszuführen und ihn herunterzufahren, wenn die Aufgabe nicht aktiv ist. Russell Klein (Mentor Graphics) und Colin Walls (Mentor, A Siemens Business) veranschaulichen dieses Konzept anhand eines Beispieldesigns, das sowohl Aufgaben mit hoher als auch mit geringer Rechenkomplexität mit und ohne harte Echtzeitbeschränkungen umfasst. Um das Problem der Praktikabilität anzugehen, werden Leistungs-, Leistungs- und Flächenmetriken (PPA) für das beispielhafte System angegeben, das in einer 14-nm-ASIC-Bibliothek implementiert ist.

Ein Leitfaden zur RISC-V-Kryptografieerweiterung :Ben Marshall (University of Bristol) und Barry Spinney (Nvidia) geben einen Rundgang durch die RISC-V-Kryptografieerweiterung und erklären, wie sie für jede Kernklasse geeignet ist:von tief eingebetteten bis hin zu großen Servern. Sie werden die neuen Anweisungen und deren Verwendung erklären, zusammen mit den erwarteten Implementierungskosten und Verbesserungen der Softwareleistung.

CORE-V-VERIF, eine Verifizierungsplattform auf Industrieniveau für RISC-V-Kerne :CORE-V-VERIF bietet der RISC-V-Community eine siliziumerprobte, industrietaugliche Funktionsverifikationsplattform. Die Plattform wurde verwendet, um einen vollständigen Verifizierungszyklus des CV32E40P-Kerns durchzuführen und wird derzeit verwendet, um die Verifizierung der CV32A6- und CV64A6-Kerne durchzuführen. CORE-V-VERIF nutzt Verifikationskomponenten, die von der RISC-V-Community entwickelt wurden und werden kontinuierlich gewartet und verbessert, um die neuesten Best Practices und Technologien für die Verifikation zukünftiger CORE-V-Cores zu integrieren. Diese von Sven Byer (OneSpin Solutions), Steve Richmond (Silicon Labs) und Mike Thompson (OpenHW Group) gehaltene Sitzung umfasst eine eingehende Analyse der CORE-V-VERIF-Plattform und eine Schnellstartschulung zur Bereitstellung der Plattform in RISC-V-Verifizierungsprojekte. Silicon Labs, das CORE-V-Kerne in IoT-Chips integriert, teilt seine Ansicht, warum die Verifizierung entscheidend ist, um Open-Source-Hardware zum nächsten Schritt zu bringen.

Um sich für den virtuellen RISC-V-Gipfel 2020 vom 8. bis 10. Dezember anzumelden und an dem dreitägigen Programm mit Keynotes, technischen Präsentationen, technischen Vorträgen, Tutorials und mehr mit Fokus auf die Zukunft von RISC-V teilzunehmen und der größeren Halbleiterindustrie, besuchen Sie die Website und registrieren Sie sich hier.