Materialinnovationsschlüssel für 7nm und darüber hinaus

Da unser Halbleiterforschungsteam in Albany, NY, die CMOS-Technologie weiterhin auf zukünftige Knoten skaliert – auf 10 nm, 7 nm und darüber hinaus – spielt der Transistorkanalwiderstand, der den Stromfluss bestimmt, und die Art und Weise, wie wir ihn verbinden, weiterhin eine immer wichtigere Rolle die Gesamtleistung eines Chips. Um die Wettbewerbsfähigkeit der Leistung einer bestimmten zukünftigen Halbleitertechnologie sicherzustellen, ist die Innovation des Kanalmaterials zur Reduzierung des Transistorkanalwiderstands ein kritischer Forschungsbereich. Aus diesem Grund untersuchen wir Siliziumgermanium (SiGe) – Elemente, die erforderlich sind, um die Leistungsvorteile zu erzielen, die in der letztjährigen Ankündigung des 7-nm-Chips beschrieben wurden.

Symmetrische Si FinFET (a) und SiGe FinFET (b) Profile bei 10 nm, erstellt von IBM Research im NanoTech Complex der SUNY Polytechnic in Albany, NY. Dies veranschaulicht, dass SiGe-Fin überlegene elektrische Eigenschaften als Si-Fin bieten kann.

Die heutigen 14-nm-Knoten-FinFET*-basierten Chips verwenden reine Siliziumkanäle (Silizium ist über diesen Maßstab hinaus nicht stabil). Die SiGe-basierte FinFET-Technologie hingegen hat eine Leistungssteigerung mit 10-nm-Technologie-Grundregeln (Industriestandards) gezeigt und bietet elegante Lösungen für eine praktikable CMOS-Technologieoption. Eine dieser eleganten SiGe-FinFET-Lösungen ist die Berücksichtigung von Low-Power- und High-Performance-Bauelementen auf demselben Chip – ohne Leistungseinbußen oder Variabilität bei einem Bauelementtyp gegenüber dem anderen.

Die SiGe-FinFET-Technologie bietet auch gegenüber Si-FinFET eine überlegene elektrische Zuverlässigkeit. Dies führt zu einer verbesserten Leistungsstabilität auf Chipebene als bei Si-FinFET über die gesamte Chiplebensdauer. Dies bedeutet, dass der identische Prozessintegrationsfluss sowohl für Supercomputerdesigns als auch für mobile Designs geeignet ist.

SiGe verschiebt die Grenzen der Chipskalierung, indem es die Art und Weise ändert, wie Strom durch den Kanal eines Transistors fließt. Es stellt sich heraus, dass durch Hinzufügen größerer Germaniumatome zu einem Kristall aus kleineren Siliziumatomen der Kristall eine Gitterfehlanpassung entwickelt, die eine Spannung im Transistorkanal erzeugt. Diese Dehnung macht es möglich, bei niedrigeren Spannungen mehr Strom durch den Kanal zu bewegen. Durch die Verwendung von SiGe als Kanalmaterial können wir also einen Fahrplan für kleinere Dimensionen erstellen und gleichzeitig ein Gleichgewicht zwischen Leistung und Leistung beibehalten.

SiGe für die kommenden Knoten:Lösung der Herausforderungen bei der Herstellung von 10-nm- und 7-nm-Chips

Die Dehnungsbeibehaltung während des gesamten Integrationsflusses zusammen mit der Fehlerkontrolle sind zwei der größten technischen Herausforderungen bei der Herstellung von SiGe-FinFETs bei 10 nm Knoten und darunter. Transistorkanäle könnten während der thermischen Glühprozesse, die Dotierstoffe aktivieren und die Transistorintegrität stabilisieren, an Spannung verlieren; oder während der Source/Drain-Aussparungsprozesse, die den gleichförmigen Übergang von der Oberseite der Finne zur Unterseite der Finne bilden; oder sogar die Flossenmusterung in bestimmten Designs, die kurze Flossen erfordern.

Die Fehlerkontrolle ist auch bei der Massenproduktion einer CMOS-Technologie kritisch. Bei der Gitterfehlanpassung zwischen einem SiGe-Kanal und seinem Silizium-Wafer-Substrat ist es eine Herausforderung, das erforderliche Niveau der Herstellbarkeitsdefekte über den gesamten Wafer aufrechtzuerhalten. Aber mit unserem fortschrittlichen Epitaxie-(Kristall-)Wachstumsmanagement, der innovativen Fin-Modul-Prozessintegration und dem Source/Drain-Engineering haben wir Lösungen entwickelt, um die Spannung im Kanal während des gesamten Integrationsflusses sicherzustellen und gleichzeitig eine geringe Fehlerhaftigkeit in unserem 10nm- und 7nm-Test aufrechtzuerhalten Knoten.

Mit dieser umfassenden Machbarkeitsstudie für die SiGe-FinFET-Technologie nach den Grundregeln der 10-nm-Technologie arbeiten wir jetzt mit Chipdesignern und Chipherstellern zusammen, um die SiGe-FinFET-Technologie in Serie zu produzieren. Ich gehe davon aus, dass unsere SiGe-FinFET-Technologie Silizium-FinFET in der nächsten Generation von CMOS-Technologieknoten für Computeranwendungen ersetzen wird, von Supercomputern bis hin zu mobilen Geräten. Sie könnten auch in „more than Moore“-Anwendungen wie Cloud und Cognitive Computing verwendet werden, bei denen eine geringe Stromversorgung und ein geringer Stromverbrauch sehr wünschenswert sind, wie z. B. Anwendungen in Cloud und Cognitive Computing.

Weitere Lektüre

Querschnitte von Fin und Gate-Stack für Fin-Breiten im Bereich von 87 nm (a) bis 3 nm (g) für einen höheren Ge-Gehalt für SiGe Fin.

Auf dem diesjährigen IEEE-Symposium zur VLSI-Technologie (Very-Large-Scale-Integration) präsentierten unsere Teams eine Reihe neuartiger Geräte-, Material- und Integrationsinnovationen, die sich auf die Verwendung von SiGe mit 10-nm-Grundregeln und auch als Weg zur Lösung der Skalierung konzentrieren und Leistungsherausforderungen des 7-nm-Testknotens, den wir letztes Jahr hergestellt haben.

Unsere Präsentationen behandelten kritische technische Merkmale und grundlegende Prozessinnovationen zur Fehlerkontrolle; Innovationen bei Gate-Stack und Grenzschicht geeignet für SiGe FIN; sowie fortschrittliche Kontakttechniken auf der SiGe-FinFET-Plattform, über die im Forschungspapier T2.2 auf der VLSI-Konferenz berichtet wurde. Das T4.3-Forschungspapier präsentierte den erfinderischen selektiven Germaniumoxid-Abfangprozess zum Aufbau einer robusten Grenzschicht für einen SiGe-Kanal.

Klare Mobilität Vorteil von SiGe Fin gegenüber Si Fin, was zu einer Leistungssteigerung auf Chipebene führt.

Unsere Forschung unter der Leitung von Dr. Pouya Hashemi, die sich auf die Erweiterbarkeit der SiGe-FinFET-Technologie für zukünftige Knoten mit höherer Leistung konzentriert, wurde ebenfalls auf der VLSI präsentiert. In der T9.3-Forschungsarbeit berichteten wir über die Möglichkeit, eine höhere Leistung mit höherem Ge-Gehalt und geringerer Fin-Breite und weiterer Gate-Stack-Skalierung zu erreichen. Die Teilnehmer des VLSI-Symposiums finden diese technischen Papiere auf der VLSI-Website. Du kannst auch ihrer Linkedin-Gruppe beitreten, um weitere Informationen zu erhalten.

T2.2:FINFET-Technologie mit hochmobilem SiGe-Kanal für 10 nm und darüber hinaus

T4.3:Selektives GeO_x -Entfernen von der Grenzschicht auf Si_1-x Ge_x Kanal für hochmobiles Si/Si_1-x Ge_x CMOS-Anwendung

T9.3:Ersatz High-K/Metal-Gate High-Ge-Content Strained SiGe FinFETs mit hoher Lochbeweglichkeit und ausgezeichneter SS und Zuverlässigkeit bei aggressivem EOT von ~7Å und skalierten Abmessungen bis auf Sub-4nm Finnenbreiten

T7.2:Silizidkontakte mit Ti- und NiPt/Ti-Auskleidung für fortschrittliche Technologien

Schema von das erfindungsgemäße selektive GeOx-Scavenging-Verfahren (a) und die GeOx-freie Grenzschicht (b) mit SiGe-Kanal.

*-FinFET bezieht sich auf eine Transistorarchitektur, die den Transistorkanal anhebt, sodass er wie Finnen aussieht)

Dechao Guo ist Forschungsmitarbeiter, Meistererfinder und Manager von Advanced Device Design &Integration bei IBM Research.