IBM Präsentiert Sieben Durchbrüche Für Chips Jenseits 7nm Auf SPIE

Als IBM erstmals funktionale 7-nm-Testchips 2015 in Partnerschaft mit GLOBALFOUNDRIES und Samsung enthüllte, antizipierten wir rasche Fertigungsreife innerhalb eines Jahres. Heute beschleunigt die Halbleiterindustrie, und IBM chartet den Pfad zur nächsten Generation von Knoten jenseits 7 nm.

Auf der diesjährigen International Society for Optics and Photonics (SPIE) Advanced Lithography Conference präsentierte IBM sieben Papers, die die technologischen Fortschritte beleuchten, die den Übergang jenseits des 7-nm-Knotens antreiben, alle zentriert auf Extreme Ultraviolet (EUV) Lithografie.

Erreichen sub-nanometer Transistordimensionen und atomarer Skalen-Interconnects fordert Patterning-Techniken, die sowohl High-Resolution als auch Process-Efficient sind. EUV bietet eine Single-Exposure-Lösung, die die Auflösungslimits früherer Lithografie-Methoden übertrifft. Die sieben SPIE-Präsentationen heben kritische Entwicklungen in EUV Mask Design, Resist-Chemie und Process-Integration hervor – Eckpfeiler für zuverlässige 7-nm und zukünftige Knoten.

Design Intent Optimization Für Beyond-7-nm-Knoten

Michael Crouse, Nicole Saulnier und Derren Dunn demonstrieren, dass moderate Anpassungen an Verdrahtungsgeometrie EUV Printability dramatisch verbessern können. Figure 1 zeigt, wie optimierte Masken-Shapes kontinuierliche, ununterbrochene Linien bei Dimensionen unter 7-nm-Schwelle ermöglichen, elektrische Variabilität reduzieren und Yield erhöhen.

Figure 1: Contrast Optimierung auf 2-D Metallverdrahtung. Mit dieser Verbesserung können Features 20–30 % kleiner als im 7-nm-Knoten robust gedruckt werden, signifikant physikalische und elektrische Variabilität reduzierend.

Erkundung Neuartiger EUV Mask Stacks

Martin Burkhardts Simulationen decken das gesamte Periodensystem ab, um Maskenmaterialien zu identifizieren, die höheren Kontrast liefern ohne Änderungen an EUV-Optik zu erfordern. Fertigung von Masken aus diesen fortschrittlichen Legierungen könnte nahtlose Skalierung jenseits 7 nm bei Erhalt aktueller EUV-Infrastruktur ermöglichen.

Quantifizierung Von Line-Edge Und Line-Width Roughness

Ravi Bonam präsentiert eine umfassende Methodik für Messung und Minimierung von Roughness in EUV-gedruckten Linien. Seine Arbeit identifiziert Prozessbedingungen, die die glattesten Features yield, direkt verbessernd Manufacturability und Chip-Performance.

Verbesserung Der Resist-Hardmask-Interfaces

Dario Goldfarb untersucht die Chemie zwischen EUV Resists und anorganischen Hardmasks. Durch Tailoring der Oberflächeninteraktionen – illustriert in Figure 2 – erreichte er das erste zuverlässige Patterning von Resists auf Silizium-Hardmasks, ein kritischer Schritt für Transfer von EUV-Patterns in den Substrat.

Figure 2: Ein EUV Resist, zuvor inkompatibel mit anorganischem Silizium-Hardmask, ist nun erfolgreich gepattert nach Surface Customization.

Polymer Brush Adhäsions-Layer

Indira Seshadri zeigt, dass ein dünner Polymer Brush als Adhäsionspromotor zwischen EUV-gedruckten Features und Substrat dienen kann. Dieser Ansatz bewahrt Design-Fidelität während Ätzen, sichert High Yield bei kleinsten Feature-Sizes.

Reduktion Der Defektdichte In Kompositen EUV Films

Luciana Meli präsentiert einen systematischen Defekt-Inspektions-Workflow, der Material- und Prozessverbesserungen identifiziert, notwendig für die niedrige Defektivität, die bei 7 nm und beyond gefordert wird.

Single-Expose Patterning Für Sub-30-nm Features

Anuja De Silva demonstriert Single-Exposure EUV Patterning von Verdrahtungsschaltkreisen bei 30 nm und kleiner – Dimensionen, die jenseits des 7-nm-Knotens drängen. Figure 3 illustriert den Sprung von den ersten 7-nm-Fähigkeiten zur nächsten Generation, hervorhebend sowohl Fortschritt als auch verbleibende Herausforderungen.

Figure 3: Integrierte Imaging- und Material-Innovationen ermöglichen IBM, Feature-Sizes zu produzieren, die jenseits des 7-nm-Knotens gefordert sind.

Ein 7-nm-Chip packt 20 Milliarden Transistoren auf Fläche einer Fingernagelgröße, enabling beispiellose Performance in Data Analytics, Cognitive Computing und der nächsten Welle mobiler Applikationen. Die auf SPIE präsentierte Forschung treibt die Industrie zu robusten Single-Exposure EUV Prozessen und ebnet den Weg für fortgesetzte Skalierung und Performance-Gewinne.

Zusätzliche IBM Präsentationen Auf 2017 SPIE

• Design intent optimization at the beyond 7 nm node: The intersection of DTCO and EUVL stochastic mitigation techniques – Michael Crouse, Nicole Saulnier, Derren Dunn
• Investigation of alternate mask stacks in EUV lithography – Martin Burkhardt
• Decomposition of the TCC using non‑coherent kernels for faster calculation of lithographic images – Alan Rosenbluth
• Development of Ti‑containing hardmasks through PEALD deposition – Anuja De Silva
• DSA patterning options for logics and memory applications – Charlie Liu
• Electrical study of DSA shrink process and CD rectification effect at sub‑60 nm using EUV test vehicle – Cheng Chi
• Reaching for the True Overlay in Advanced Nodes – Chiew‑Seng Koay
• Topcoat‑free Strategies for Orientation Control of All‑organic High‑χ Block Copolymers – Dan Sanders
• Identification and reliability sensitivity analysis of a correlated ground rule system (design arc) – Eric Eastman
• Advanced fast 3D DSA model development and calibration for design technology co‑optimization – Kafai Lai
• Unexpected Impacts of RIE Gases onto Lithographic Films – Martin Glodde
• Electrical Test Prediction using Hybrid Metrology and Machine Learning – Mary Breton
• Reducing LER in Si and SiN Through RIE Optimization for Photonic Waveguide Applications – Nathan Marchack
• Directed Self‑Assembly Patterning Strategies for Phase Change Memory Applications – R. Bruce
• Materials characterization for process integration of multi‑channel gate all‑around (GAA) devices – Raja Muthinti
• Comprehensive analysis of line‑edge and line‑width roughness for EUV lithography – Ravi Bonam