Silizium-Germanium FinFETs: Pionierarbeit Für Niedrigwiderstands-Kanäle Bei 7nm Und Beyond

Bei IBM Research in Albany, NY, treibt unser Halbleiter-Team CMOS-Technologie Richtung 10 nm, 7 nm und zukünftige Knoten. Mit schrumpfenden Device-Dimensionen wird Transistor-Kanalwiderstand zum entscheidenden Faktor für Chip-Performance. Innovation des Kanalmaterials zur Senkung dieses Widerstands ist daher essenziell, um 7 nm und beyond wettbewerbsfähig zu halten. Unser Fokus: Silicium-Germanium (SiGe), das Schlüsselmaterial, das die Power-Performance-Gewinne beim letztjährigen 7-nm-Launch ermöglichte.

Symmetrische Si FinFET (a) und SiGe FinFET (b) Profile bei 10 nm, gefertigt bei SUNY Polytechnic's NanoTech Complex. SiGe FinFETs zeigen überlegene elektrische Eigenschaften.

Aktuelle 14-nm-FinFET-Chips nutzen Silicium-only-Kanäle – Siliciums Stabilität limitiert darüber hinaus. Im Gegensatz dazu haben SiGe-basierte FinFETs bewiesene Performance-Gewinne unter Industrie-10-nm-Standards geliefert und bieten einen praktischen Pfad zu skalierbarer CMOS-Technologie. Ein Vorteil ist die Fähigkeit, sowohl Low-Power- als auch High-Performance-Devices auf einem einzelnen Die ohne Kompromisse zu integrieren.

SiGe FinFETs demonstrieren auch erhöhte elektrische Zuverlässigkeit, was in stabilere Chip-Performance über die Lebensdauer übersetzt. Folglich dient derselbe Prozessfluss High-Performance-Supercomputern und strombeschränkten Mobilgeräten gleichermaßen.

Durch Einführung größerer Germaniumatome in ein Siliciumgitter erzeugt SiGe eine bewusste Gitterfehlanpassung, die Spannung im Transistorkanal generiert. Diese Spannung erhöht Trägerbeweglichkeit, erlaubt mehr Stromfluss bei niedrigerer Spannung. Somit ermöglicht SiGe einen skalierbaren Fahrplan zu kleineren Dimensionen bei Erhalt der Power-Performance-Balance.

SiGe Für Die Knoten Der Zukunft: Herausforderungen Der 10nm & 7nm Chip-Produktion Meistern

Erhalt der Spannung durch den gesamten Integrationsfluss und Kontrolle der Defektdichte sind die zwei primären technischen Hürden für SiGe FinFETs bei 10 nm und darunter. Spannung kann während thermischer Anneals, die Dopanten aktivieren, während Source/Drain-Rezess-Schritten, die die uniforme Junction formen, oder während Fin-Patterning in Designs mit ultra-kurzen Fins verloren gehen.

Defektkontrolle ist ebenso kritisch für Massenproduktion. Die Gitterfehlanpassung zwischen SiGe-Kanal und Siliciumsubstrat macht es schwierig, Defektniveaus über einen gesamten Wafer innerhalb fertigungstechnischer Limits zu halten. Durch fortschrittliches epitaktisches Wachstum, innovative Fin-Modul-Integration und verfeinerte Source/Drain-Engineering haben wir Spannungserhalt und niedrige Defektivität in unseren 10-nm- und 7-nm-Testknoten erreicht.

Aufbauend auf dieser Machbarkeitsstudie kollaborieren wir mit Chip-Designern und Foundries, um SiGe FinFETs in Volumenproduktion zu bringen. Wir erwarten, dass SiGe Silicium-FinFETs in Next-Gen-CMOS-Knoten ersetzen wird und alles von Supercomputern bis Mobilgeräten antreibt. Die Technologie hält auch Versprechen für „More-than-Moore“ Anwendungen – Cloud, Cognitive Computing und andere Low-Power-Szenarien – wo effiziente Stromnutzung paramount ist.

Weiterführende Literatur

Querschnitte von Fin und Gate-Stack für Fin-Breiten von 87 nm (a) bis 3 nm (g) mit höherem Ge-Gehalt für SiGe Fin.

Auf diesem Jahr's IEEE VLSI Symposium präsentierten unsere Teams eine Suite von Device-, Material- und Integrationsdurchbrüchen, die SiGe unter 10-nm-Grundregeln nutzen und einen Pfad zum 7-nm-Knoten charten, den wir letztes Jahr fertigten. Highlights inkludierten Defektivitätskontrolle, Gate-Stack- und Interfacial-Layer-Innovationen maßgeschneidert für SiGe Fin, und fortschrittliche Kontakttechniken – alles detailliert in unseren VLSI Papers.

• T2.2: „FINFET Technology Featuring High Mobility SiGe Channel for 10 nm and Beyond“
• T4.3: „Selective GeO_x-Scavenging from Interfacial Layer on Si_1‑xGe_x Channel for High Mobility Si/Si_1‑xGe_x CMOS Application“
• T9.3: „Replacement High‑K/Metal‑Gate High‑Ge‑Content Strained SiGe FinFETs with High Hole Mobility and Excellent SS and Reliability at Aggressive EOT ~7Å and Scaled Dimensions Down to Sub‑4 nm Fin Widths“
• T7.2: „Ti and NiPt/Ti Liner Silicide Contacts for Advanced Technologies“

Schematik des innovativen selektiven GeOx-Scavenging-Prozesses (a) und der GeOx-freien Interfacial Layer (b) mit SiGe-Kanal.

*-FinFET bezieht sich auf eine Transistorarchitektur, die den Kanal in fin-artige Strukturen erhebt.

Dechao Guo ist Research Staff Member, Master Inventor und Manager of Advanced Device Design & Integration bei IBM Research.