Power-Up-Phasendeterminismus: Multichip-Synchronisation in High-Speed ADC/DAC-Plattformen nutzen

Die Integration mehrerer digitaler Signalverarbeitungsblöcke, Breitband-DACs und ADCs in einen einzelnen monolithischen Chip ermöglicht nun die Auslagerung stromhungriger FPGA-Ressourcen. Dies resultiert in kleineren, stromsparenderen Plattformen, die höhere Kanalzahlen und Sampling-Raten als je zuvor unterstützen. Entscheidend ist, dass diese fortschrittlichen ICs Multichip-Synchronisations-Algorithmen (MCS) enthalten, die beim Power-Up eine deterministische Phase über alle Kanäle hinweg bereitstellen und die Notwendigkeit komplexer System-Level-Kalibrierung zur Ausrichtung von Frontend-Netzwerken eliminieren.

System-Blockdiagramm auf hoher Ebene

Das in Abbildung 1 dargestellte Testsystem umfasst vier integrierte DAC/ADC/DSP-ICs, die jeweils vier 12-GSPS-DACs, vier 4-GSPS-ADCs sowie 12 Digital-Up-Converter (DUCs) und 12 Digital-Down-Converter (DDCs) enthalten. Das gesamte Array wird von einer einzelnen 500-MHz-Referenzuhr getrieben, die an vier PLL-Synthesizer verteilt wird, die den 12-GHz-Takt erzeugen, den jeder Digitizer-IC benötigt. Ein RF-Frontend ist an jeden Ein- und Ausgang angeschlossen und liefert Filterung und Verstärkung für die edge-launched RF-Konnektoren. Alle Signale werden von einer einzigen 12-V-Versorgung gespeist, wobei Transmit-Pfade auf der Platinenunterseite und Receive-Pfade auf der Oberseite verlaufen, um die Kanal-zu-Kanal-Isolation zu maximieren.

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Abbildung 1. High-Level-Blockdiagramm des Systems zur Demonstration von MCS und Multichannel-Kalibrierungsalgorithmen. (Quelle: Analog Devices)

Subarray Clock-Tree-Struktur

Der Clock-Tree basiert auf einer einzelnen 500-MHz-Referenz, die vier PLL-Synthesizer und einen referenzgebundenen Buffer speist, der die System-Referenzsignale (SYSREFs) und Baseband-Prozessor (BBP)-Taktsignale generiert. Diese Architektur bietet drei Schlüsselvorteile:

• Individuelle Kanal-SYSREF-Verzögerungen korrigieren Leitungslängen-Mismatches zwischen ICs.
• Pro-PLL-Phasenanpassung synchronisiert alle Digitizer-Takte und kompensiert thermische Gradienten.
• Benutzerdefinierte SYSREF-Verzögerungen erfüllen Setup-und-Hold-Anforderungen jedes Digitizers.

Die analogen Feinverzögerungs-Taps des Buffer-ICs ermöglichen es, den SYSREF-Puls im selben Sample-Clock-Zyklus an alle ICs zu bringen, was eine Single-Phase-Referenz liefert, die in Software oder Hardware korrigiert werden kann.

Digitales Interface zum Baseband-Prozessor

Jeder Digitizer etabliert einen JESD204B- oder JESD204C-Link zum BBP. Die Linkparameter – Anzahl Lanes (L), Converter-Auflösung (N'), und virtuelle Converter (M) – bestimmen die Datenbandbreite. In dieser Studie nutzen die DAC-Links M = 16, N' = 16, L = 4, während die ADC-Links M = 8, N' = 16, L = 2 verwenden. Mit einer 250-MSPS I/Q-Datenrate beträgt die Lanerate 16,5 Gbps für beide ADC- und DAC-Seiten, berechnet wie folgt:

und für JESD204B:

Die Links operieren im JESD204C Subclass 1, der SYSREF nutzt, um den Local Extended Multiblock Counter (LEMC) auszurichten. Der LEMC läuft mit 7,8125 MSPS (F = 8 Oktette pro Frame, K = 32 Frames pro Multiframe). Deterministische Phase über beliebige RF-Frequenzen erfordert, dass die LEMC-Rate konstant bleibt, selbst wenn sich die Systemtemperatur ändert.

Multichip-Synchronisations-Methode

Die integrierten ADC/DAC-ICs bieten MCS-Schaltungen, die deterministische Phase auf allen Transmit- und Receive-RF-Kanälen garantieren, selbst wenn DUC/DDC-DSP-Blöcke aktiv sind. Während der Werkskalibrierung wird eine Lookup-Tabelle (LUT) befüllt, sodass jeder Power-Up dieselbe Phasenausrichtung erreicht – unabhängig von RF-Frequenz, thermischem Drift oder System-Reset.

Abbildung 2 illustriert den zweistufigen MCS-Workflow:

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Abbildung 2. MCS-Workflow aligniert sowohl Daten-Lanes als auch interne NCOs über das gesamte Subarray. (Quelle: Analog Devices)

Der Algorithmus teilt sich in:

• One-Shot Sync – aligniert die JESD-Daten-Lanes aller Digitizer durch Synchronisation der SYSREF- und LEMC-Grenzen.
• NCO Master-Slave Sync – aligniert alle internen NCOs durch Routing eines GPIO-basierten Triggers durch den BBP.

Während des One-Shot-Syncs definiert der User die JESD-Parameter und konfiguriert optionales SYSREF-Averaging. Das System gibt dann einen simultanen SYSREF-Puls an alle ICs aus. Der resultierende SYSREF-LEMC-Phasen-Register wird gepollt; ein Nullwert bestätigt Alignment. Anschließend weist der Master-Slave-Sync einem IC die Master-Rolle zu; dessen GPIO0-Ausgang treibt die GPIO0-Eingänge der übrigen ICs an. Triggerung an der LEMC-Flanke setzt die NCOs aller Slaves zurück und lockt sie an die Master-Phase.

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Abbildung 3. SYSREF-Signale ermöglichen One-Shot-Sync; GPIO-Signale ermöglichen NCO Master-Slave-Sync, um deterministische Phase zu erreichen. (Quelle: Analog Devices)

Nach beiden Schritten zeigen die Receive-DDCs und Transmit-DUCs wiederholbare Phasenoffsets über 100 Power-Cycles hinweg, selbst unter statischem thermischem Gradienten. Abbildung 4 zeigt die kalibrierten Phasenoffsets eng geclustert für jeden Kanal, was deterministisches Verhalten für alle acht DDCs und acht DUCs bestätigt.

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Abbildung 4. Receive Fine DDCs (links) und Transmit Fine DUCs (rechts) bleiben nach wiederholten Power-Cycles aligniert. (Quelle: Analog Devices)

Wenn der MCS-Algorithmus beim Boot-Up ausgeführt wird, wird deterministische Phase etabliert, solange die PLL-Synthesizer ihre Phasenbeziehung zu den SYSREF-Signalen beibehalten. Um thermisch induzierte PLL-Phasenänderungen zu kompensieren, integriert die Plattform PLL-Synthesizer-Phasenanpassungen, die die Alignment bewahren.

In der nächsten Ausgabe werden wir PLL-Phasenanpassungen detailliert untersuchen, Skalierbarkeit auf mehrere Subarrays beleuchten und System-Level-Kalibrierungsalgorithmen vorstellen, die auf diesem deterministischen Fundament aufbauen.

Referenzen

1. Del Jones, „JESD204C Primer: What's New and in It for You—Part 1.“ Analog Dialogue, Vol. 53, No. 2, Juni 2019.

2. Del Jones, „JESD204C Primer: What's New and in It for You—Part 2.“ Analog Dialogue, Vol. 53, No. 3, Juli 2019.