IBM Luftspacer-Innovation Ebnet Weg Für 10nm FinFET-Chips

Dies ist der dritte Teil einer vierteiligen Serie zu IBMs wegweisenden Papers auf IEDM 2016.

Das International Electron Devices Meeting gilt als weltweit führendes Forum für Durchbruchforschung in Halbleiter- und Elektronikgeräte-Technologie, Design, Fertigung, Physik und Modeling. Auf der diesjährigen Konferenz in San Francisco präsentierte IBM ein Rastertast-Thermometer, eine Luftspacer-Technik für 10-nm-Chips, ein 7-nm-Gerät und sogar Kohlenstoffnanoröhren-Innovationen – alles zielend auf Erweiterung von Moores Law und Erkundung neuer Architekturen.

Unter den vier hervorgehobenen IBM-Papers fokussiert das dritte auf „Air Spacer for 10 nm FinFET CMOS and Beyond“. Dr. Kangguo Cheng, Senior Technical Staff Member und Master Inventor bei IBM Research's Albany Nanotech Center, leitete das Team, das demonstrierte, wie ein simpler Luftspalt parasitäre Kapazität in Next-Gen-Transistoren drastisch senken kann.

Während 14-nm-Knoten bereits fertigungstechnisch beherrschbar sind, stellt der Übergang zu 10 nm ein kritisches Hindernis dar: parasitäre Kapazität. Wenn Transistoren schrumpfen, werden die isolierenden Lücken zwischen Kontakten proportional kleiner, was unerwünschte Ladungsansammlung erlaubt. Beim Schalten des Transistors wird diese gespeicherte Ladung freigesetzt, was sowohl langsamere Signalausbreitung als auch höheren Stromverbrauch verursacht – letztendlich führend zu mehr Wärme und reduzierter Zuverlässigkeit.

Dr. Chengs Ansatz ersetzt diese leitenden Lücken durch Luft – einen nahezu perfekten Isolator. Durch Einfügen eines Luftspacers über dem Fin-Top reduzierte das Team Transistor-Kapazität um bis zu 25 % und erzielte 15 % Reduktion in einem Ringoszillator-Testkreis. Das Resultat: 25 % Energieeinsparung auf Device-Level und entsprechende 15 % systemweite Verbesserung.

Oben links: TEM-Bild eines FinFET-Transistors mit Luftspacern (weiße Bereiche) bei 10-nm-Dimensionen. Oben rechts: Schaden nach aggressivem Spacer-Pulldown-Prozess; spezifisch Erosion von Fin und Source/Drain-Epitaxie. Unten Mitte: Schematik einer partiellen Luftspacer-Struktur. Luftspacer werden nur über dem Fin-Top gebildet, um Impact auf Gate-Stack zu minimieren. Dielektrische Liner schützen Gate-Stacks während Luftspacer-Fertigung.

Durch Minderung parasitärer Kapazität ermöglichen Luftspacer effizientere 10-nm- und 7-nm-FinFET-Chips und halten Versprechen für stromsparende 14-nm-Geräte. IBMs Arbeit illustriert, wie ein so simples Material wie Luft eine zentrale Rolle in Next-Gen-Halbleiterdesign spielen kann.

Teil eins lesen: Hotspot-Mapping
Teil zwei lesen: Eine andere Art Chip mit Kohlenstoffnanoröhren