Latch-up-resistenter LVTSCR mit integriertem PMOSFET für verbesserten ESD-Schutz in 28-nm-CMOS

Zusammenfassung

Ein Low-Voltage-Triggered Silicon-Controlled Rectifier (LVTSCR) soll elektrostatische Entladung (ESD) Schutz für niedrigspannungsintegrierte Schaltungen bieten. Er ist jedoch normalerweise anfällig für den Latch-up-Effekt aufgrund seiner extrem niedrigen Haltespannung. In dieser Arbeit wurde ein neuartiger LVTSCR mit einem zusätzlichen p-Typ-MOSFET, genannt EP-LVTSCR, vorgeschlagen und in einer 28-nm-CMOS-Technologie verifiziert. Das vorgeschlagene Bauelement besitzt eine niedrigere Auslösespannung von ~6,2 V und eine signifikant höhere Haltespannung von ~5,5 V bei nur 23 % Degradation des Ausfallstroms im Transmission-Line-Pulse-Test. Es zeigt auch einen niedrigeren Einschaltwiderstand von ~1,8 Ω sowie einen zuverlässigen Leckstrom von ~1,8 nA bei 3,63 V, was es für ESD-Schutz in 2,5 V/3,3 V CMOS-Prozessen geeignet macht. Zudem wurden der Auslösemechanismus und die Leitungscharakteristiken des vorgeschlagenen Bauelements mittels TCAD-Simulation erforscht und demonstriert.

Hintergrund

Mit der kontinuierlichen Miniaturisierung der Strukturgrößen von Halbleiterbauelementen ist der durch elektrostatische Entladung (ESD) verursachte Schaden in integrierten Schaltungen (IC) zu einem ernsteren Problem geworden. Zudem sind die Fertigungskosten von ESD-Schutzbauelementen durch fortschrittliche Prozesstechnologie stark gestiegen [1]. Daher sind Designs von ESD-Schutzbauelementen mit hoher Flächenausnutzung und Robustheit von großem Wert.

Ein Silicium-gesteuerter Gleichrichter (SCR) wurde verifiziert, um hohe ESD-Ströme mit kleinen Bauelementabmessungen aufrechtzuerhalten, aufgrund des stark positiven Rückkopplungseffekts in seinen parasitären Bipolartransistoren [2]. Der SCR hat jedoch typischerweise eine hohe Auslösespannung (V_t1), die die Gate-Oxid-Durchbruchspannung der Eingangsstufe in nanoskaligen CMOS-Technologien übersteigt. Um die V_t1 des SCR zu reduzieren, wurde der Modified Lateral SCR (MLSCR) für Eingangs-ESD-Schutz vorgeschlagen, indem stark dotierte n⁺- oder p⁺-Bereiche an der Grenze von n-Well und p-Well eingefügt wurden [3, 4]. Die Auslösespannung des MLSCR ist jedoch immer noch größer als die Durchbruchspannungen der Ausgangstransistoren im CMOS-Ausgangspuffer. Daher kann er allein keinen effizienten Ausgangs-ESD-Schutz bieten.

Um den CMOS-Ausgangspuffer effizient zu schützen, wurde ein Low-Voltage-Triggered SCR (LVTSCR) vorgeschlagen, indem ein Kurzkanal-NMOS (PMOS) in den traditionellen SCR eingefügt wurde, um eine viel niedrigere Auslösespannung zu realisieren [5–7], die der Snapback-Auslösespannung des eingefügten NMOS (PMOS) entspricht. Allerdings leidet der LVTSCR wie der traditionelle SCR und MLSCR unter den Gefahren des Latch-up aufgrund seiner extrem niedrigen Haltespannung (V_h) von ca. 2 V [8]. Ein solcher Latch-up-Effekt führt zu Fehlfunktionen im Normalbetrieb und einem anhaltenden hohen Strom, der den IC zerstört [9].

Es gibt mehrere mögliche Methoden zur Verbesserung der V_h des LVTSCR [10–15]. Die gängigste Lösung ist die Erweiterung des Basisbereichs der parasitären Bipolartransistoren (BJT) des SCR zur Verringerung der Injektionseffizienz ihrer Emitter-Basis-Übergänge [10]. Diese Lösung erhöht nicht nur die Layout-Fläche, sondern auch den Einschaltwiderstand (R_on), was zu drastischer Degradation des Ausfallstroms (I_t2) führt. Eine optimierte Methode wurde durch Einfügen einer schwebenden n-Well-Region in LVTSCR mit geringerem Opfer an I_t2 vorgeschlagen [11], aber sie arbeitet auch mit einem großen R_on, was zu einer exorbitanten Leitungsspannung führt, die die Gate-Oxid-Durchbruchspannung bei kleinem Strom übersteigt, und somit ihren effektiven ESD-Schutzstrom reduziert. Die Methode durch Hinzufügen zusätzlicher N-LDD/P-HALO-Schichten in LVTSCR kann ebenfalls V_h erhöhen [12], während solche Bauelemente nur für spezifische Prozesse kompatibel sind und nicht breit in herkömmlichen CMOS-Prozessen eingesetzt werden können. Zudem wurde ein Gate-to-Ground NMOS-getriggertes LVTSCR (GGSCR) in [13] berichtet, das V_h erhöht, indem der Drain des eingebetteten NMOS zum Anode geführt wird, aber es könnte den eingebetteten NMOS beschädigen, bevor der SCR bei niedrigem Strom leitet. Kürzlich wurden komplexe LVTSCR-Strukturen mit niedrigem V_t1 und hohem V_h in [14, 15] demonstriert. Diese komplexen Strukturen sind mit hoher Komplexität und Flächenanforderungen entworfen, was ihre Anwendung in fortschrittlicher CMOS-Technologie unter Berücksichtigung der Designkosten einschränkt. Daher ist ein robuster, flächeneffizienter und latch-up-immuner ESD-Schutz in fortschrittlichen Prozessen hochwünschenswert.

In dieser Arbeit wird eine neuartige LVTSCR-Struktur mit eingebettetem PMOS-Transistor (EP-LVTSCR) für 2,5 V/3,3 V Versorgungsspannungsanwendungen vorgeschlagen. Das vorgeschlagene Bauelement wurde in einem 28-nm-CMOS-Prozess gefertigt, und seine elektrischen Charakteristiken wurden durch Transmission-Line-Pulse (TLP)-Messung verifiziert. Die physikalischen Mechanismen des vorgeschlagenen Bauelements werden durch Technology Computer-Aided Design (TCAD) Simulationen erforscht. Als Ergebnis besitzt die vorgeschlagene Struktur eine höhere Haltespannung, eine niedrigere Auslösespannung mit niedrigerem R_on und nur einer leichten Abnahme von I_t2 ohne zusätzliche Prozessschritte.

Methoden

Der konventionelle LVTSCR und der vorgeschlagene EP-LVTSCR wurden in dieser Arbeit untersucht. Die schematischen Querschnittsansichten des konventionellen LVTSCR und EP-LVTSCR sind in Abb. 1a, b dargestellt, wobei ihre äquivalenten Schaltungen innerhalb der Strukturen mit den parasitären Transistoren und Well-Widerständen dargestellt sind. In beiden Bauelementen werden Silicide-Block-Schichten (SAB) auf dem oberen Teil des partiellen ND-Bereichs platziert, was Ballastwiderstände induziert, indem die Bildung von Silicid-Schichten verhindert wird [16, 17]. Im konventionellen LVTSCR wird ein NMOS-Transistor im PWELL eingesetzt, wobei sein Drain (ND) über NWELL und PWELL hinweg platziert ist, während Source und Gate gemeinsam mit Ground (GND) verbunden sind, wie in Abb. 1a zu sehen. Während ESD-Stress werden der parasitäre laterale p-n-p BJT (Q1) und die parasitären lateralen n-p-n BJTs (Q2 und Q3) allmählich eingeschaltet. In einem solchen Zustand sind Q1 und Q2 gekoppelt, um den SCR-Leitungspfad zu bilden, der den Stromabfluss predominiert, wobei der SCR-Leitungspfad durch die gestrichelte Linie angezeigt wird.

Querschnittsansicht von (a) dem konventionellen LVTSCR und (b) dem vorgeschlagenen EP-LVTSCR.

Im Vergleich zum konventionellen LVTSCR verfügt EP-LVTSCR über einen zusätzlichen PMOS-Transistor (T1), der im NWELL eingebettet ist, wobei dessen Gate und Drain über Metall mit ND verbunden sind, wie in Abb. 1b gezeigt. Wenn ein ESD-Impuls an die Anode des EP-LVTSCR angelegt wird, leitet die rückwärtsgepolte N⁺/NWELL/N⁺/PWELL/P⁺-Diode zuerst, wenn die Zapp-Spannung höher als die N⁺/PWELL-Durchbruchspannung ist. Dann fließen die durch den Lawinenmultiplikationseffekt erzeugten Löcher/Elektronen in Richtung Kathode/Anode, wodurch die Stromdichte in NWELL/PWELL erhöht und der Potentialabfall über NWELL/PWELL weiter erhöht. Sobald der gesamte Spannungsabfall auf R_NW1 und R_NW2, der äquivalent zum Spannungsabfall zwischen Source und Gate (–V_gs) von T1 ist, dessen Schwellenspannung (V_th) von ca. 0,9 V übersteigt, wird T1 eingeschaltet. Anschließend werden die parasitären lateralen n-p-n-Transistoren Q2 und Q3 unter Abhängigkeit von der Leitung ihrer Emitter-Basis-Übergänge getriggert. Es ist zu beachten, dass die Leitung von T1 den R_on über NWELL verringert, sodass Q2 und Q3 bei niedrigeren Spannungen getriggert werden können. Wenn der Strom weiter ansteigt, steigt der Spannungsabfall auf R_NW1 auf ca. 0,7 V und schaltet Q1 und den parasitären lateralen p-n-p-Transistor des PMOS (Q4) ein. Schließlich schaltet der SCR-Pfad gegen den Zweigpfad ein.

Mehrere Berichte zeigten, dass die Haltespannung des SCR hauptsächlich durch die Potentialdifferenz über dem NWELL/PWELL-Abbaugebiet V_dep bestimmt wird [18–20], die umgekehrt proportional zu den injizierten Minoritätsladungsträgern (Elektronen/Löcher) in das Abbaugebiet ist. Während der Zweigpfad des EP-LVTSCR Löcher/Elektronen, die aus dem SCR-Pfad in das Abbaugebiet injiziert wurden, extrahieren kann, erhöht dies die V_h des EP-LVTSCR.

Um den physikalischen Mechanismus des EP-LVTSCR weiter zu demonstrieren, wurde eine TCAD-Simulation durchgeführt, bei der Physikmodelle wie Mobilität, Rekombination, Thermodynamik und effektive intrinsische Dichte integriert und mathematische Methoden wie Extrapolation, RelErrcontrol und Gleichstromberechnung verwendet wurden. Die ESD-Strommodellierung durch 1,2-A-Impulse mit 10-ns-Anstiegszeit wurde den Anoden von EP-LVTSCR und konventionellem LVTSCR jeweils angelegt, wobei der Substrat der Bauelemente als einziger Wärmesenke betrachtet und die Umgebungstemperatur auf 300 K eingestellt wurde.

Die simulierten Ergebnisse der Gesamtstromdichteverteilungen des EP-LVTSCR bei 500 ps und 5 ns sind in Abb. 2a, b dargestellt. Bei 500 ps konzentriert sich die Stromdichteverteilung auf T1 und Q2-Transistoren, was anzeigt, dass der serielle T1/Q2-Pfad als Triggerpfad eingeschaltet ist, wie in Abb. 2a gezeigt. Wenn die Zeit auf 5 ns ansteigt, haben sowohl der SCR-Pfad als auch der Zweigpfad geleitet, wie in Abb. 2b beobachtbar. Zu diesem Zeitpunkt werden Teile der durch P⁺/N⁺ erzeugten Löcher/Elektronen aus NWELL/PWELL extrahiert, um durch den Zweigpfad zu fließen, was durch die horizontalen Löcher- und Elektronenstromdichten der vorgeschlagenen Struktur in Abb. 2c, d illustriert wird. Weiterhin werden die elektrostatischen Potentialverteilungen des konventionellen LVTSCR und EP-LVTSCR bei 5 ns in Abb. 3a, b verglichen. Offensichtlich ist der Potentialpeak im EP-LVTSCR höher. Diese Simulationsergebnisse liefern direkte Beweise für die obige Annahme der höheren Haltespannung des EP-LVTSCR durch den in Abb. 1b angegebenen Zweigpfad.

TCAD-simulierte (a) Gesamtstromdichteverteilung bei t = 500 ps, (b) Gesamtstromdichteverteilung bei 5 ns, (c) horizontale Elektronenstromdichteverteilung bei 5 ns und (d) horizontale Löcherstromdichteverteilung bei 5 ns des vorgeschlagenen EP-LVTSCR unter 1,2-A-TLP-Stress.

TCAD-simulierte elektrostatische Potentialverteilungen von (a) dem vorgeschlagenen EP-LVTSCR und (b) dem konventionellen LVTSCR bei t = 5 ns unter 1,2-A-TLP-Stress.

Ergebnisse und Diskussion

Der konventionelle LVTSCR und EP-LVTSCR wurden in einem 28-nm 2,5 V/3,3 V Logik-CMOS-Prozess mit gleicher Breite von 40 μm implementiert, und ihre Layout-Topologien sind in Abb. 4a, b dargestellt. Um parasitäre Effekte im Zusammenhang mit dem Substrat zu vermeiden, werden in beiden Strukturen p-Typ-Guard-Ringe (PGR) eingesetzt, und jeder PGR ist mit GND verbunden [21]. Die zentrale Achse von ND ist an der NWELL/PWELL-Grenze ausgerichtet, und der Parameter D1 beschreibt die halbe ND-Länge, während D2 die Länge der SAB-Region ist.

Layout-Topologien von (a) dem konventionellen LVTSCR und (b) dem vorgeschlagenen EP-LVTSCR.

Die ESD-Charakteristiken des konventionellen LVTSCR und EP-LVTSCR wurden mit einem Hanwa TED-T5000 TLP-Tester mit 10 ns Anstiegszeit und 100 ns Pulsbreite gemessen, und die Leckströme wurden unter 3,63 V (1,1 * VDD) DC-Spannungsvorspannung nach jedem TLP-Stress gemessen. Gemessene TLP I-V- und Leckcharakteristiken des EP-LVTSCR und LVTSCR sind in Abb. 5 dargestellt. Offensichtlich besitzt der EP-LVTSCR eine höhere V_h von 5,49 V im Vergleich zum konventionellen LVTSCR mit 2,18 V. Obwohl der EP-LVTSCR eine signifikante Verbesserung der Haltespannung aufweist, sank sein I_t2 nur um ca. 0,29 A, was vom Assistenten des Zweigstrompfads profitiert. Zudem weist EP-LVTSCR eine V_t1-Verringerung von 6,49 auf 6,18 V auf. Für 2,5 V oder 3,3 V IO-Pins in 28-nm-CMOS-Prozessen reicht das ESD-Designfenster von 3,63 bis 9,4 V mit 10 % Sicherheitsmarge. Daher kann der vorgeschlagene EP-LVTSCR als gültige ESD-Schutzlösung für 2,5 V/3,3 V IO-Ports dienen, indem er das Latch-up-Problem in einer traditionellen LVTSCR-Struktur überwindet.

Gemessene TLP I-V- und Leckströme von EP-LVTSCR und konventionellem LVTSCR mit gleicher Die-Fläche.

In diesem Artikel wurden die elektrischen Charakteristiken des vorgeschlagenen ESD-Schutzes durch Modifizieren der Designvariablen D1 und D2 optimiert. Abbildung 6 illustriert die TLP-Messungsergebnisse von EP-LVTSCRs mit zwei verschiedenen D1. Es fällt auf, dass die I-V-Kurven von EP-LVTSCRs zwei Snapback-Bereiche aufgrund der Multi-Triggering-Effekte während des Einschaltens der Bauelemente zeigen. Der erste Snapback-Bereich I deutet auf die Leitung des Triggerpfads hin, der in Abb. 2a angegeben ist, während der zweite Snapback von Bereich II durch das Einschalten des SCR-Pfads induziert wird. Wenn D1 von 1,25 auf 0,5 μm abnimmt, sinkt I_t2 um ca. 0,1 A und der Haltestrom im zweiten Snapback steigt um ca. 0,17 A. Dies liegt daran, dass die Well-Widerstände R_NW2 und R_PW2 (Abb. 1) mit der Abnahme von D1 abnehmen, daher mehr Strom benötigen, um die Leitung des SCR auszulösen und aufrechtzuerhalten.

Gemessene TLP I-V- und Leckströme von EP-LVTSCR mit zwei verschiedenen D1.

Abbildung 7 zeigt die TLP I-V-Ergebnisse von EP-LVTSCR mit drei verschiedenen D2. Wenn D2 von 0,75 auf 2,25 μm zunimmt, erhöht sich der Ballastwiderstand von ND allmählich, was zu einer Erhöhung des Widerstands des Zweigpfads und weiterer Vergrößerung von R_on führt, was durch die Steigungsvariationen der IV-Kennlinien in Abb. 7 beobachtbar ist. Als Ergebnis steigt V_h von 5,5 auf 5,8 V mit der D2-Erhöhung ohne signifikante Änderungen in I_t2.

Gemessene TLP I-V- und Leckströme von EP-LVTSCR mit drei verschiedenen D2.

Fazit

Ein verbesserter ESD-Baustein namens EP-LVTSCR wurde in einer 28-nm-CMOS-Technologie entworfen und gefertigt. Die Mechanismen der vorgeschlagenen Bauelemente wurden auch durch TCAD-Simulationen demonstriert. Im Vergleich zum konventionellen LVTSCR besitzt der vorgeschlagene EP-LVTSCR eine niedrigere Auslösespannung von 6,2 V und eine signifikant höhere Haltespannung von 5,5 V aufgrund seines verbesserten Auslösemechanismus und Zweigleitungseffekts. Bei einer solchen Erhöhung von V_h sank der Ausfallstrom des EP-LVTSCR nur um ca. 20 %. Zudem arbeitet die vorgeschlagene Struktur mit einem niedrigeren Einschaltwiderstand sowie einem zuverlässigen Leckstrom von ca. 2 nA bei 3,63 V, sodass sie hochanwendbar für den Schutz von 2,5 V/3,3 V I/O-Pins ist. Darüber hinaus wird erwartet, dass EP-LVTSCRs auch ESD-Schutz für 5-V-Stromkreise bieten können, wovon sie von ihren einstellbaren Haltespannungscharakteristiken profitieren.

Verfügbarkeit von Daten und Materialien

Alle im Rahmen dieser Studie erzeugten oder analysierten Daten sind in diesem veröffentlichten Artikel enthalten.

Abkürzungen

ESD:

Elektrostatische Entladung

SCR:

Silicium-gesteuerter Gleichrichter

MLSCR:

Modifizierter lateraler SCR

LVTSCR:

Low-Voltage-Triggered SCR

CMOS:

Komplementärer Metall-Oxid-Halbleiter

IC:

Integrierte Schaltungen

V_t1:

Auslösespannung

V_h:

Haltespannung

BJT:

Bipolartransistoren

R_on:

Einschaltwiderstand

I_t2:

Ausfallstrom

TLP:

Transmission Line Pulse

TCAD:

Technology Computer-Aided Design

SAB:

Silicide Block

V_th:

Schwellenspannung

DC:

Gleichstrom