Vollständig CMOS-kompatibles 4T2R nv-SRAM mit STI-RRAM und Self-Inhibit Load – Null statische Leistung und hohe Geschwindigkeit

Zusammenfassung

Wir präsentieren ein neuartiges 4-Transistor/2-Widerstand (4T2R) nicht-flüchtiges SRAM (nv-SRAM), das STI-basiertes resistives Random-Access-Memory (RRAM) direkt in einen Standard-CMOS-Logikprozess integriert. Die Zelle nutzt einen Self-Inhibit-Load-Mechanismus, der es ermöglicht, Daten nicht-flüchtig zu speichern, während die schnellen Lese-/Schreibcharakteristiken konventioneller SRAMs beibehalten werden. Da das RRAM im STI-Bereich adjacent zu den Floating Nodes residiert, bewahrt das Design volle Logik-Kompatibilität und erfordert keine zusätzlichen Prozeßschichten, was null statische Leistung während der Datenhaltung erreicht.

Hintergrund

Da CMOS-Skalierung in den Nanometer-Bereich eintritt, steigen Leckströme in Standard-SRAM-Zellen stark an, was den statischen Leistungsverbrauch auf inakzeptable Niveaus für tragbare und IoT-Geräte treibt. Forscher haben eine Vielzahl von Zell-Topologien und Biasing-Schemata erforscht, um dieses Problem zu mildern, oft durch Einbindung nicht-flüchtiger Speicherelemente wie RRAM oder MRAM, um Halteleistung zu eliminieren, während Geschwindigkeit erhalten bleibt. Die Integration dieser NVMs erfordert jedoch typischerweise zusätzliche BEOL-Schichten oder spezialisierte Prozeßschritte, die Komplexität hinzufügen und parasitäre Kapazität erhöhen, die die Zugriffszeit verlangsamt. In unserer früheren Arbeit führten wir ein null-statisches-Leistung 4T nv-SRAM ein, das STI-RRAMs adjacent zu den Floating Nodes verwendet. Dieser Artikel erweitert dieses Konzept, indem er ein vollständig logik-kompatibles 4T2R nv-SRAM präsentiert, das sowohl null-Halte-Leistung als auch Hochgeschwindigkeitsbetrieb liefert, während es vollständig in einem 40 nm CMOS-Logik-Flow implementierbar bleibt.

Methoden

STI-RRAM Zellenstruktur

Das 3D STI-RRAM Design (Abb. 1a) platziert einen Übergangsmetalloxid (TMO) Film zwischen einer N⁺ Source und einem Wolfram-Plug. Durch sorgfältige Positionierung des Kontakts im STI mit einem definierten Abstand Δd von der N⁺ Diffusion wird die TMO-Dicke – und damit der Gerätewiderstand – präzise kontrolliert. TEM-Bilder (Abb. 1b) und Layout-Schemata (Abb. 1c) bestätigen, dass das resultierende RRAM einen hochohmigen (≈10⁸ Ω) Initialzustand bildet. Experimentelle Daten (Abb. 2a) zeigen eine klare Korrelation zwischen Δd und dem Anfangswiderstand; ein Δd von 10 nm ergibt die niedrigste Formierspannung und eine günstige Verteilung sowohl des Low-Resistance State (LRS) als auch des High-Resistance State (HRS) (Abb. 2b). Während Set/Forming begrenzt der Selektortransistor den Strom, was die Endurance verbessert (Abb. 4b).

Gate-Spannung (V_G) kontrolliert den LRS Lese-Strom (Abb. 3), was präzises Tuning des Lastwiderstands ermöglicht. Die R_L,L Werte können durch Anpassen der Word-Line (WL) Spannung während des Formierens gesetzt werden; ein WL-Bereich von 0,75–1,25 V produziert R_L,L zwischen 20 und 400 kΩ (Abb. 3). Niedrigere R_L,L erhöht den Standby-Strom (Abb. 7), vergrößert aber auch das resistive Fenster zwischen den Zuständen.

Set- und Reset-Zeiten sind bei V_SL = 2 V und 2,8 V optimiert (Abb. 4a). Mit einem inkrementellen Schritt-Puls-Programmieralgorithmus hält das RRAM 10⁶ Zyklen mit stabilem Lese-Fenster durch (Abb. 4b).

Nicht-flüchtiges SRAM Konzept

Das 4T2R nv-SRAM (Abb. 5) bettet zwei STI-RRAMs sowohl als nicht-flüchtige Speicherknoten als auch als Lastwiderstände ein. Sie sind zwischen den Q und QB N⁺ Bereichen und den STI-Kontakten positioniert, was ein kompaktes Layout ergibt, das das RRAM auf derselben Ebene wie die Transistoren hält. Der resultierende Querschnitt (Abb. 5b) demonstriert nahtlose Integration ohne zusätzliche BEOL-Metallschichten.

Die Zelle unterstützt sowohl volatile als auch nicht-flüchtige Modi. Im ausbalancierten Zustand sind die beiden Lastwiderstände gleich (R_L1 = R_L2 = R_L,L), und die Zelle verhält sich wie ein konventionelles 4T SRAM. Um Daten nicht-flüchtig zu speichern, setzt ein Self-Inhibit-Mechanismus eine RRAM-Seite basierend auf dem gespeicherten Latch-Wert zurück (Abb. 6). Nach dem Reset kann die Versorgung abgeschaltet werden, was null Halteleistung erreicht. Wiederanlegen von V_DD stellt den Latch-Zustand aus den RRAMs wieder her, und ein Blanket-Set-Puls kann den Speicher bei Bedarf auffrischen.

Während der Initialisierung setzt ein Blanket-Formierpuls (V_D = 2,8 V) sowohl R_L1 als auch R_L2 auf das gleiche R_L,L (20–370 kΩ) durch Kontrolle der WL-Spannung. Die Zelle erreicht dann einen ausbalancierten Zustand, bereit für konventionellen SRAM-Betrieb. Der Self-Inhibit-Schreibvorgang (Abb. 9) nutzt einen 300 ns, 2 V Puls, um eine RRAM-Seite selektiv zurückzusetzen, wobei die Latch-Daten nicht-flüchtig gespeichert werden, während die andere RRAM im entgegengesetzten Widerstandszustand bleibt.

Wiederherstellung volatiler Daten nach Power-Off wird durch Wiederanlegen von V_DD erreicht; die unausgeglichenen RRAMs speisen die Latch-Knoten automatisch (Abb. 11). Die Wiederherstellung erfolgt in wenigen Nanosekunden.

Ergebnisse und Diskussion

Elektrische Analyse

Die Übergangsbedingungen zwischen Betriebszuständen sind in Tabelle 1 aufgelistet. Durch Variation der WL-Spannung während der Initialisierung kann R_L,L über 20–400 kΩ getunt werden. Niedrigere R_L,L Werte erhöhen den Standby-Strom (Abb. 7), erweitern aber auch das resistive Fenster, was die dynamischen Lese-/Schreib-Margins verbessert. Statische Rauschtoleranz (SNM) Messungen (Abb. 8a) zeigen, dass ausbalancierte Zellen SNM über den gesamten R_L,L Bereich beibehalten, mit vernünftigen Lesemargins bei WL-Spannungen unter V_DD. Dynamische Lese-/Schreib-Spuren (Abb. 8b) bestätigen sub-nanosekunden Zugriffszeiten; höhere R_L,L verlangsamt den Pull-Up leicht, bleibt aber akzeptabel.

Nicht-flüchtiges Schreiben wird durch einen 300 ns, 2 V V_PP Puls erreicht. Abbildung 9b demonstriert, dass selektiver Reset sauber auf einer Seite des RRAM-Paares erfolgt, während die andere Seite unverändert bleibt. Selbst mit einem initial unausbalancierten Lastverhältnis von 2 MΩ/400 kΩ kann die Zelle beide Logikzustände erfolgreich schreiben (Abb. 10c). Beim Power-On erholen sich die Latch-Knoten automatisch (Abb. 11). Diese Ergebnisse bestätigen die Tragfähigkeit des Self-Inhibit-Mechanismus.

Parasitärer Effekt und Vergleich

Da die STI-RRAMs innerhalb derselben Diffusionsschicht wie die SRAM-Transistoren residieren, vermeidet das Design zusätzliche BEOL-Metallstapel, was zu vernachlässigbarer parasitärer Kapazität an den Latch-Knoten führt. Post-Layout-Simulationen (Abb. 12) bestätigen, dass parasitäre Kapazität auch bei steigender Metallschichtanzahl niedrig bleibt, im Gegensatz zu Back-End-of-Line RRAM oder MRAM Implementierungen. Folglich erreicht das 4T2R nv-SRAM schnellere dynamische Lesezeiten und reduzierten Leistungsverbrauch im Vergleich zu vorherigen Arbeiten [29–31]. Tabelle 2 fasst Schlüsselmetriken zusammen, die die Trade-offs zwischen Zustands-Umschaltspannung und parasitärer Overhead hervorheben.

Variations-induzierte SNM-Degradation

Prozessvariationen in RRAM-Widerstand und Transistor-Schwellenspannung (V_T) beeinflussen die SNM. Monte-Carlo-Simulationen (Abb. 14) zeigen, dass Variationen in sowohl R_L,L als auch V_T die SNM-Verteilung verengen. Der Self-Inhibit-Mechanismus mildert etwas von dieser Sensitivität, aber weitere Arbeit an Prozesstuning ist erforderlich, um robuste Margins in tief-skalen Nodes zu erhalten.

Schlussfolgerungen

Wir haben ein 4T2R nv-SRAM demonstriert, das STI-RRAMs in einen 40 nm CMOS-Logikprozess ohne zusätzliche Masken oder Schritte integriert. Die Zelle bietet Self-Inhibit und Self-Restore Funktionalität, null statische Leistung während der Retention, minimale parasitäre Kapazität und Hochgeschwindigkeitsbetrieb. Diese Attribute machen das STI-RRAM-basierte nv-SRAM zu einer attraktiven Lösung für niedrig-leistungsfähige, hochdichte nicht-flüchtige Logik-Speicher in zukünftigen Systemen.