Digitaler Rampen-ADC

Auch bekannt als Treppenrampe , oder einfach Zähler A/D-Wandler, auch dieser ist recht einfach zu verstehen, leidet aber leider unter einigen Einschränkungen.

Die Grundidee besteht darin, den Ausgang eines freilaufenden Binärzählers mit dem Eingang eines DAC zu verbinden, dann den analogen Ausgang des DAC mit dem zu digitalisierenden analogen Eingangssignal zu vergleichen und den Ausgang des Komparators zu verwenden, um dem Zähler mitzuteilen, wann er anhalten soll zählen und zurücksetzen. Das folgende Schema zeigt die Grundidee:

Da der Zähler mit jedem Taktimpuls hochzählt, gibt der DAC eine etwas höhere (positivere) Spannung aus. Diese Spannung wird vom Komparator mit der Eingangsspannung verglichen.

Wenn die Eingangsspannung größer als der DAC-Ausgang ist, ist der Ausgang des Komparators hoch und der Zähler zählt normal weiter. Irgendwann jedoch überschreitet der DAC-Ausgang die Eingangsspannung, was dazu führt, dass der Ausgang des Komparators auf Low geht.

Dies führt dazu, dass zwei Dinge passieren:Erstens führt der Übergang von High zu Low des Ausgangs des Komparators dazu, dass das Schieberegister den vom Zähler ausgegebenen Binärzählwert "lädt", wodurch der Ausgang der ADC-Schaltung aktualisiert wird; Zweitens empfängt der Zähler ein Low-Signal am Active-Low-LOAD-Eingang, wodurch er beim nächsten Taktimpuls auf 00000000 zurückgesetzt wird.

Der Effekt dieser Schaltung besteht darin, einen DAC-Ausgang zu erzeugen, der auf jeden Pegel hochfährt, auf dem sich das analoge Eingangssignal befindet, die diesem Pegel entsprechende Binärzahl ausgibt und von vorne beginnt. Über die Zeit aufgetragen sieht es so aus:

Beachten Sie, wie sich die Zeit zwischen Aktualisierungen (neue digitale Ausgangswerte) je nach Höhe der Eingangsspannung ändert. Bei niedrigen Signalpegeln sind die Aktualisierungen ziemlich eng beieinander. Für höhere Signalpegel sind sie zeitlich weiter beabstandet:

Für viele ADC-Anwendungen wäre diese Variation der Aktualisierungsfrequenz (Abtastzeit) nicht akzeptabel. Dies und die Tatsache, dass die Schaltung zu Beginn jedes Zählzyklus den ganzen Weg von 0 zählen muss, führt zu einer relativ langsamen Abtastung des analogen Signals, was den Digital-Rampen-ADC gegenüber anderen Zählerstrategien benachteiligt.