High-Speed-PCB-Design optimieren: Signalintegritäts-Herausforderungen meistern

Mit dem stetigen Fortschritt der Elektroniktechnologien, steigenden Taktraten in digitalen Systemen und immer kürzeren Anstiegszeiten hat sich das PCB-System zu einer Hochleistungsstruktur entwickelt, die weit mehr ist als nur eine Trägerplatine für Bauteile. Aus elektrischer Sicht ist die Verbindung zwischen Hochgeschwindigkeitssignalen nicht mehr verzögerungsfrei oder transparent, und der Einfluss der Leiterbahnverbindungen auf die Eigenschaften der Leiterplattenebenen kann nicht länger vernachlässigt werden. Der erfolgreiche Umgang mit Signalintegritätsproblemen – Reflexionen, Übersprechen, Laufzeitverzögerungen, Overshoot/Undershoot und Impedanzanpassung, verursacht durch Hochgeschwindigkeitsverbindungen – sowie die Sicherstellung der Signalübertragungsqualität entscheiden über den Erfolg des Designs.

Grundlagen der PCB-Signalintegrität

Hochgeschwindigkeits-Schaltungen und ihre Definitionskriterien

Der Begriff „Hochgeschwindigkeits-Schaltung“ wird primär über zwei Kriterien definiert. Zum einen gilt eine Schaltung als Hochgeschwindigkeits-Schaltung, wenn die Laufzeit digitaler Signale auf Übertragungsleitungen mehr als 20 % der Anstiegszeit beträgt. Zum anderen wird eine Schaltung als Hochgeschwindigkeits-Schaltung eingestuft, wenn die Frequenz des digital-analogen Schaltkreises 45 MHz bis 50 MHz erreicht oder überschreitet.

Grundlegend gilt: Ist die Leitungslänge L größer als die Anstiegszeit T_r, handelt es sich um eine Hochgeschwindigkeits-Schaltung; ist L kleiner als T_r, um eine Niederfrequenz-Schaltung. Dabei bezeichnet T_r die Flankenanstiegszeit des Pulses.

Signalausbreitungsgeschwindigkeit und Flankenanstiegszeit

Die Ausbreitungsgeschwindigkeit eines Signals in Luft beträgt 3 × 10⁸ m/s; die Dielektrizitätskonstante von FR4, dem Standard-PCB-Material, beträgt ε_r = 4. Die Signalgeschwindigkeit auf der PCB lässt sich über die Formel v_p = c / √ε_r berechnen.

Daraus ergibt sich v_p ≈ 15 cm/ns (entspricht ca. 6 inch/ns). Die Flankenanstiegszeit berechnet sich als T_r = 1 / (10 × f_clk); bei einem 100-MHz-Signal beträgt sie 1 ns. Überschreitet die Laufzeit auf der Leiterbahn 20 % der Anstiegszeit, treten deutliche Signalverzerrungen (Ringing) auf. Für eine Rechteckwelle mit 1 ns Anstiegszeit (100 MHz) bedeutet das: Ab einer Leiterbahnlänge von 0,2 ns × 6 inch/ns = 1,2 inch (ca. 3 cm) sind massive Signalverzerrungen zu erwarten. Diese kritische Länge von 1,2 inch ist ein wichtiger Designparameter.

Charakteristischer Wellenwiderstand

Der charakteristische Wellenwiderstand (Z₀) ist ein zentraler Parameter für die Impedanzanpassung. Er beeinflusst Reflexionen, Ringing, Overshoot und Undershoot direkt und ist somit entscheidend für die Integrität der Hochgeschwindigkeits-Signalübertragung.

Signale breiten sich auf Übertragungsleitungen aus; das Verhältnis von Spannung zu Strom an jedem Punkt der Leitung wird als momentaner Wellenwiderstand bezeichnet. Er berechnet sich als Z = √(L_l / C_l), wobei C_l die Kapazität pro Längeneinheit (typisch ca. 3,3 pF/inch) ist. Ist dieser momentane Wellenwiderstand entlang der Leitung konstant, spricht man vom charakteristischen Wellenwiderstand der Übertragungsleitung. Für Microstrip- und Stripline-Strukturen auf PCBs kann Z₀ mit Tools wie Polar Si9000 präzise berechnet werden (siehe Abbildung 1).

Einflüsse auf die Signalintegrität und Lösungsansätze

Impedanzanpassung

In Hochgeschwindigkeitsdesigns ist Impedanzanpassung zwingend erforderlich, um schnelle und fehlerfreie Datenübertragung zu gewährleisten. Ein typisches Datenerfassungssystem besteht aus Sensor, Signalaufbereitung, AD-Wandler, FPGA und SDRAM (Abbildung 2).

Als Beispiel: Der AD-Wandler AD9649 (1,8 V, 14‑bit parallel, 20 MS/s), der PCI-Interface-Chip PCI9054 (DMA), das Konfigurations-EEPROM 93LC66B, der SDRAM HY57V561620FTP-H (4 Banks, je 4 M × 16 bit, 13 Zeilen‑/9 Spaltenadressen) und das FPGA EP1C6F256C8 (I/O 3,3 V, Core 1,5 V). Der 32‑bit PCI-Bus mit 33 MHz ermöglicht bis zu 132 MByte/s Datendurchsatz.

Bei der PCB-Layoutplanung sind folgende Aspekte kritisch:

a. Analog/Digital-Trennung am AD-Wandler
Der AD-Wandler ist ein Mischsignal-Bauteil. Digitale Hochfrequenzsignale können empfindliche Analogbereiche stören und EMI-Probleme verursachen. Korrekte Maßnahmen: (1) Separate digitale und analoge GND-Bereiche auf der PCB; (2) Bauteile entsprechend zuordnen – analoge Komponenten im analogen, digitale im digitalen Bereich; (3) Verbindung der beiden GND-Bereiche über Ferritperlen im Trennungsbereich. Dies realisiert eine effektive galvanische Trennung bei gleichzeitiger DC-Verbindung.

b. SDRAM-Impedanzanpassung
Das SDRAM-Datenblatt fordert für die Datenleitungen zum FPGA eine Impedanzanpassung von 50 Ω (Abbildung 3). Nach dem Schreiben in den SDRAM muss dieser zyklisch refresht werden (Zeilen-Refresh-Periode < 64 ms).

c. Impedanzberechnung mit Polar Si9000 – Vorgehen

1. Topologie wählen: Hochgeschwindigkeitssignale sollten möglichst auf der Top-Lage geführt werden, Vias vermeiden. Microstrip-Modell im Tool auswählen (Abbildung 4).

Typische Zielwerte: Einleiter (Single-ended) 50 Ω, Differenzpaare (z. B. USB 2.0 D+/D-) 90 Ω.

2. Parameter eingeben: Gewünschter Z₀-Wert und PCB-Fertigungsparameter: Dielektrikum-Dicke (H1), Dielektrizitätskonstante (Er1), Kupferdicke, Lötstopplack-Dicke (C1, C2) und dessen Dielektrizitätskonstante (CEr).

Parameter	Beschreibung	Referenz / Berechneter Wert
H1	Dielektrikum-Dicke (Prepreg/Kern)	3,5–8,5 mil
Er1	Dielektrizitätskonstante Basismaterial	4,0–4,6
W1	Leiterbahnbreite	Nach Z₀ berechnet
C1	Lötstopplack-Dicke (Substrat)	0,8 mil
C2	Lötstopplack-Dicke (auf Kupfer)	0,5 mil
CEr	Dielektrizitätskonstante Lötstopplack	3,3
Zo	Ziel-Impedanz	Einleiter: 50 Ω Differenzial: 90 Ω

3. Abstimmung mit Hersteller: Exakte Fertigungsparameter beim PCB-Hersteller erfragen, um Leiterbahnbreite (und bei Differenzpaaren den Abstand S1) zu ermitteln.
4. Iteration: Errechnete Breiten zu groß für das Routing? Rücksprache mit Hersteller zur Parameteranpassung (z. B. dünneres Dielektrikum), bis Designziele erreicht sind.

Übersprechen (Crosstalk)

Crosstalk ist unerwünschte Spannungsstörung auf angrenzenden Leitungen durch elektromagnetische Kopplung (kapazitiv und induktiv). Kapazitive Kopplung entsteht durch Spannungsänderungen (dV/dt) am Störquellenleiter, induktive durch Stromänderungen (dI/dt). Bei schnellen Flanken entstehen Störpulse auf der Opferleitung – ein häufiges Problem in Hochgeschwindigkeitssystemen.

Gegenmaßnahmen:

• Orthogonales Routing: Auf benachbarten Lagen Leitungsrichtungen orthogonal halten. Gleichrichtung vermeiden. Bei sehr hohen Datenraten: Ground-Plane zwischen Signallagen oder Ground-Guard-Traces zwischen kritischen Leitungen einsetzen.
• 3W-Regel: Leiterabstand (Mitte-zu-Mitte) ≥ 3 × Leiterbreite (W). Dies unterbindet ca. 70 % der elektrischen Feldkopplung.
• Endwiderstand-Anpassung: Wo Signalintegrität es erlaubt, Abschlusswiderstände am Leitungsende einsetzen, um Reflexionen zu minimieren und damit auch Crosstalk zu reduzieren.

Anwendung von Signalintegritäts-Designmethoden

Basierend auf Signalintegritätstheorie haben sich bewährte PCB-Design-Regeln etabliert. Für ein gelungenes Design müssen folgende Informationen vorab detailliert vorliegen:

• Bauteilplatzierung, Besonderheiten bei leistungsstarken/thermisch kritischen Komponenten
• Signalklassifizierung: Geschwindigkeit, Übertragungsrichtung, Impedanzanforderung
• Treiberstärke, kritische Signale, Schutzmaßnahmen
• Versorgungsarten, GND-Konzept, Rauschanforderungen, Power/Ground-Plane-Aufbau und -Trennung
• Taktleitungen: Typ, Frequenz, Quelle, Richtung, Laufzeitanforderungen, maximale Leiterbahnlänge

Weiterführende Ressourcen

• 3 Routing-Techniken für Hochgeschwindigkeits-PCB-Signale
• Unterdrückung von Signalreflexionen im High-Speed-PCB-Layout
• Signalintegritäts-Analyse und PCB-Design bei gemischten Digital/Analog-Schaltungen
• Impedanzkontrolle von Vias und deren Einfluss auf Signalintegrität
• Full-Feature PCB-Fertigungsservice von PCBCart – Mehrwertoptionen
• Advanced PCB Assembly Service von PCBCart – ab 1 Stück