Umfassender ASIC-Design-Flow: Von Anforderungen bis Produktion

Ein typischer Design-Flow folgt der unten dargestellten Struktur und lässt sich in mehrere Schritte unterteilen. Einige Phasen laufen parallel, andere sequenziell. Schauen wir uns an, wie ein typischer Projekt-Design-Zyklus in der Industrie heute aussieht.

Anforderungen (Requirements)

Der Kunde eines Halbleiterunternehmens ist typischerweise eine andere Firma, die den Chip in ihren Systemen oder Endprodukten einsetzt. Daher spielen die Kundenanforderungen eine wichtige Rolle bei der Chip-Planung. Der erste Schritt: Anforderungen sammeln, Marktwert des Endprodukts abschätzen und benötigte Ressourcen evaluieren.

Spezifikationen (Specifications)

Im nächsten Schritt werden „Spezifikationen“ erstellt, die Funktionalität, Schnittstellen und Gesamtarchitektur des zu designenden Chips abstrakt beschreiben. Beispiel:

1. Rechenleistung für Imaging-Algorithmen zur Unterstützung von Virtual Reality
2. Zwei ARM Cortex-A53 Prozessoren mit koherentem Interconnect, 600 MHz
3. USB 3.0, Bluetooth und PCIe Gen2 Schnittstellen
4. Unterstützung für 1920×1080 Pixel Display mit passendem Controller

Architektur

Architekten erstellen einen System-Level-View: Welche Komponenten nötig sind, Taktraten, Power/Performance-Ziele, Datenfluss im Chip. Beispiel: Datenfluss, wenn ein Prozessor Imaging-Daten aus dem System-RAM holt und verarbeitet, während die Grafik-Engine parallel vorherige Daten nachverarbeitet.

Digitales Design (Digital Design)

Moderne Chips sind zu komplex für „from scratch“. Viele Komponenten werden wiederverwendet (z. B. FlexCAN-Modul kaufen statt selbst bauen). Statt auf Transistorebene zu designen, wird ein behavioraler Beschreibung in Verilog/VHDL erstellt – ähnlich wie High-Level-Programmierung mit Digitaltechnik-Kenntnissen.

Verifikation (Verification)

Sobald das RTL-Design fertig, muss es funktional verifiziert werden. EDA-Simulatoren modellieren das Design und wenden Stimuli an. Aufgabe von Pre-Silicon-Verifikationsingenieuren. Design- und Verifikationsteams arbeiten parallel: Designer releasen RTL-Versionen, Verifikation entwickelt Testbenches und Testcases. Fehlschläge → Bugs → Fix im nächsten RTL-Release. Prozess wiederholt sich bis funktionale Korrektheit vertrauenswürdig ist.

Logische Synthese (Logic Synthesis)

Konvertierung von RTL (HDL) in Gate-Level-Netlist (kombinatorische Gatter, Flipflops, Verbindungen). Synthesis-Tools stellen sicher, dass Timing, Area und Power Specs eingehalten werden, nutzen Technologie-Bibliotheken der Foundries (Rise/Fall-Zeiten, I/O-Delays).

Logische Equivalenzprüfung (Logic Equivalence)

Gate-Level-Netlist wird auf logische Equivalenz zum RTL geprüft. Optional Gate-Level-Verifikation (langsamere Simulation durch viele Elemente und Back-Annotated Delays).

Placement und Routing (Place & Route)

Netlist geht in den Physical Design Flow: Automatic Place & Route (APR/PnR) mit EDA-Tools (Cadence Encounter, Synopsys IC Compiler). Standard Cells platzieren, Ball Maps für I/O, Metall-Layer erstellen, Buffer für Timing einfügen. Layout wird generiert und zur Fertigung geschickt. Physical Design Team übernimmt.

Validierung (Validation)

Sample-Chip wird gefertigt (eigene Fabrik oder Foundry wie TSMC/GlobalFoundries). Post-Silicon Validation: Tester-Patterns laufen. Deutlich schwerer zu debuggen als Pre-Silicon (geringe Sichtbarkeit in interne Knoten, Millionen Takte pro Sekunde). Fehler → RTL-Fix → Re-Verifikation → alle folgenden Schritte wiederholen.

Obwohl viele Schritte existieren, konzentriert sich der Großteil der Design-Aktivität auf RTL-Optimierung und -Verifikation. EDA-Tools automatisieren, aber unsachgemäße Nutzung führt zu ineffizienten Designs – bewusste Entscheidungen sind essenziell.