std_logic_vector in VHDL meistern: Signalvektoren erstellen

Der Typ std_logic_vector ist VHDLs Standard für Signalbusse. Während std_logic den Zustand einer einzelnen Leitung modelliert, erweitert std_logic_vector dies zu einem Array von Leitungen – ermöglicht Repräsentation mehrbitiger Busse.

Im Gegensatz zum Einbit-std_logic ist std_logic_vector ein kompositer Typ – indizierte Sammlung von std_logic Elementen. Er kann beliebig viele Bits halten, ideal für Komponenten, die mehrbitige Daten austauschen.

Teil der Basic VHDL Tutorials Serie.

std_logic_vector Signal deklarieren:

signal <name> : std_logic_vector(<lsb> to <msb>) := <initial>;
signal <name> : std_logic_vector(<msb> downto <lsb>) := <initial>;

<name> = Bezeichner, <initial> optional. <lsb>, <msb> = Indizes least/most significant bit.

to oder downto legt Richtungsrichtung fest (Endianness). Beide funktionieren, aber die meisten Designer bevorzugen downto für Klarheit. Empfehlung: Konsistent downto bei Bitvektoren nutzen.

Byte-weiter Vektor:

signal MySlv : std_logic_vector(7 downto 0);

Ein-Bit-Vektor:

signal MySlv : std_logic_vector(0 downto 0);

Leerer Bereich (null Bits):

signal MySlv : std_logic_vector(-1 downto 0);

Übung

Video: std_logic_vector Signale deklarieren, Initialwerte setzen, For-Loop über Bits iterieren für Schieberegister.

Finaler Code:

library ieee;
use ieee.std_logic_1164.all;

entity T11_StdLogicVectorTb is
end entity;

architecture sim of T11_StdLogicVectorTb is
  signal Slv1 : std_logic_vector(7 downto 0);
  signal Slv2 : std_logic_vector(7 downto 0) := (others => '0');
  signal Slv3 : std_logic_vector(7 downto 0) := (others => '1');
  signal Slv4 : std_logic_vector(7 downto 0) := x"AA";
  signal Slv5 : std_logic_vector(0 to 7) := "10101010";
  signal Slv6 : std_logic_vector(7 downto 0) := "00000001";
begin
  -- Shift Register Prozess
  process is
  begin
    wait for 10 ns;
    for i in Slv6'left downto Slv6'right + 1 loop
      Slv6(i) <= Slv6(i-1);
    end loop;
    Slv6(Slv6'right) <= Slv6(Slv6'left);
  end process;
end architecture;

ModelSim Wellenform nach Run, Zoom auf Timeline:

Analyse

Sechs 8-Bit std_logic_vector Busse (1 Byte) deklariert.

• Slv1 ohne Initialwert → Wellenform zeigt XX (Hex kann Unknown nicht darstellen); einzelne Bits sind U.
• Slv2 Aggregate (others => '0') → alle Bits null. Knappe Syntax, breitenunabhängig.
• Slv3 Aggregate (others => '1') → alle Bits eins → Hex FF.
• Slv4 Hex-Initialwert AA (2 Hex-Ziffern = 8 Bit).
• Slv5 identischer Wert, aber binär 10101010. Beide rendern als AA.
• Slv6 Start: alle Null bis LSB=1. Prozess implementiert Links-Schieberegister, das die 1 alle 10 ns durch den Vektor zirkuliert.

Prozess nutzt 'left/'right Attribute für generischen Code – Vektorgröße änderbar ohne Code-Änderung.

Weitere Attribute existieren, aber übersteigen Einführungsrahmen.

Merksätze

• N-Bit Vektoren mit std_logic_vector(N-1 downto 0) deklarieren.
• Vektor ganz oder bitweise zugreifbar.
• Alle Bits mit Aggregate (others => '0') nullen.
• Attribute 'left, 'right machen Code generisch und wartbar.

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