Der Bedarf an Wafer-Level-Chip-Scale-Packaging in SRAMs

Während er über die Zukunft der Wearable-Technologie sprach, machte Ralph Osterhout (CEO, The Osterhout Design Group) eine klare und relevante Beobachtung:„Was nicht funktioniert, ist ein sperriges Gerät, das den Menschen von seiner Umgebung entfernt. Wenn Sie von etwas sprechen, das Sie wie einen Hammerhai mit Drähten aussehen lässt? Dann nein. Es wird nicht funktionieren." ( Quelle ) Dies zeigt deutlich den zukünftigen Innovationskurs in der Wearable-Technologie. Es ist klar und deutlich, dass ein tragbarer elektronischer Gegenstand, um erfolgreich zu sein, klein sein muss und gleichzeitig seine Leistung behält.

Um den Platzbedarf und damit den gesamten Platz auf der Platine zu reduzieren, migrieren Mikrocontroller jede nachfolgende Generation zu kleineren Prozessknoten. Gleichzeitig entwickeln sie sich weiter, um komplexere und leistungsfähigere Operationen durchzuführen. Die Notwendigkeit, den Cache-Speicher zu vergrößern, wird unmittelbar, da die Operationen komplexer werden. Leider wird die Vergrößerung des eingebetteten Caches (embedded SRAM) mit jedem neuen Prozessknoten aus mehreren Gründen zu einer Herausforderung, darunter höhere SER, niedrigere Ausbeute und erhöhter Stromverbrauch. Darüber hinaus haben Kunden auch individuelle SRAM-Anforderungen. Damit ein MCU-Hersteller alle möglichen Cache-Größen bereitstellen kann, müsste er über ein Portfolio verfügen, das zu groß ist, um verwaltet werden zu können. Dies macht es erforderlich, das eingebettete SRAM auf dem Controller-Die zu begrenzen und stattdessen ein externes SRAM zwischenzuspeichern.

Die Verwendung eines externen SRAM stellt jedoch den Miniaturisierungsprozess selbst in Frage, da externe SRAMs erheblichen Platz auf der Platine beanspruchen. Aufgrund seiner Struktur mit sechs Transistoren führt die Reduzierung der Größe eines externen SRAMs durch die Migration zu kleineren Prozessknoten zu den gleichen Problemen, die die Miniaturisierung eingebetteter SRAMs plagen.

Dies bringt uns zur nächsten Alternative zu diesem uralten Problem:Reduzieren Sie das Größenverhältnis von Chip-Package zu Chip-Größe im externen SRAM. Typischerweise ist die Größe eines gehäusten SRAM-Chips ein Vielfaches (bis zu 10x) der Größe des Chips. Eine vorherrschende Möglichkeit, das Problem anzugehen, besteht darin, überhaupt keinen verpackten SRAM-Chip zu verwenden. Stattdessen ist es sinnvoll, den SRAM-Die zu nehmen (1/10 ^te die Größe eines SRAM-Chips) und verpacken ihn zusammen mit dem MCU-Die unter Verwendung ausgeklügelter Multi-Chip-Packaging- (MCP) oder 3D-Packaging-Techniken (auch bekannt als SiP oder System-in-Package). Dieses Verfahren erfordert jedoch erhebliche Investitionen und ist nur für die größten Hersteller geeignet. Aus gestalterischer Sicht verringert es auch die Flexibilität, da die Komponenten in einem SiP nicht einfach austauschbar sind. Wenn beispielsweise ein SRAM mit neuer Technologie verfügbar ist, können wir den SRAM-Die im SiP nicht einfach ersetzen. Um einen Chip innerhalb des Gehäuses zu ersetzen, müsste der gesamte SiP neu qualifiziert werden. Die Requalifizierung erfordert eine Reinvestition und zusätzliche Zeit.

Gibt es also eine Möglichkeit, Platinenplatz zu sparen, während der SRAM von der MCU ferngehalten wird und sich nicht in die MCP-Probleme stürzen? Kommen wir zurück zum Verhältnis von Chip-Größe zu Chip-Größe, wir sehen einen Spielraum für signifikante Verbesserungen. Warum nicht prüfen, ob es ein Paket geben kann, das näher am Werkzeug kleben kann? Mit anderen Worten, wenn Sie das Paket nicht entfernen können, reduzieren Sie stattdessen das Größenverhältnis.

Der derzeit am weitesten fortgeschrittene Ansatz besteht darin, die Größe des verpackten Chips durch die Verwendung von WLCSP (Wafer Level Chip Scale Packaging) zu reduzieren. WLCSP bezieht sich auf die Technologie des Zusammenbaus einzelner Einheiten in Gehäusen, nachdem sie von einem Wafer getrennt wurden. Die Vorrichtung ist im Wesentlichen ein Chip mit einem Array-Muster von Bumps oder Kugeln, ohne dass Bonddrähte oder Interposer-Verbindungen verwendet werden. Laut Spezifikation hat ein Chip-Scale-Package-Teil eine Fläche, die höchstens 20 % größer ist als der Chip. Heute hat der Prozess ein Innovationsniveau erreicht, bei dem Fertigungsbetriebe CSP-Bauelemente herstellen, ohne die Fläche des Chips zu vergrößern (nur die Dicke wird geringfügig erhöht, um sie an die Bumps/Balls anzupassen).

Abbildung. Wafer-Level-Chip-Scale-Packaging (WLCSP) bietet den fortschrittlichsten Ansatz zur Reduzierung der Größe von gepackten Chips. Das hier gezeigte WLCSP wurde bei Deca Technologies entwickelt und vergrößert nicht die Fläche des Werkzeugs, aus dem es besteht. (Quelle:Deca Technologies/Cypress Semiconductor)

CSP hat gegenüber dem Bare-Die gewisse Vorteile. CSP-Geräte sind einfacher zu testen, zu handhaben, zu montieren und umzuformulieren. Sie haben auch verbesserte Wärmeleiteigenschaften. Und wenn die Chips zu neueren Prozessknoten verschoben werden, kann die Größe des CSP standardisiert werden, während die Chips schrumpfen. Dadurch wird sichergestellt, dass ein CSP-Teil durch ein CSP-Teil der neueren Generation ohne Komplikationen im Zusammenhang mit dem Austauschen einer Matrize ersetzt werden kann.

Es ist ganz klar, dass diese Platzeinsparungen signifikant sind, wenn es um die Anforderungen von Wearables und tragbarer Elektronik geht. Ein 48-Ball-BGA, der heute von Speicher in vielen tragbaren Geräten verwendet wird, hat beispielsweise die Abmessungen 8 mm x 6 mm x 1 mm (48 mm ³ ). Im Vergleich dazu hat das gleiche Teil in einem CSP-Gehäuse die Abmessungen 3,7 mm x 3,8 mm x 0,5 mm (7 mm ³ .). ). Mit anderen Worten, es ist möglich, die Lautstärke um 85% zu reduzieren. Diese Einsparungen können verwendet werden, um die PCB-Fläche und -Dicke des tragbaren Geräts zu reduzieren. Aus diesem Grund besteht eine erneute Nachfrage nach WLCSP-basierten Geräten, die über nur SRAM hinaus von Wearable- und IoT-Herstellern (Internet of Things) reichen. Weitere Informationen zum Entwerfen mit WLCSP finden Designer unter Erste Schritte mit Chip-Scale-Paketen.