Warum Wafer-Level-Chip-Scale-Packaging für Wearable-SRAMs der nächsten Generation unverzichtbar ist

Bei einer jüngsten Diskussion über Wearable-Technologie merkte Ralph Osterhout, CEO der Osterhout Design Group, an: „Was nicht funktioniert, ist ein klobiges Gerät, das Menschen von ihrer Umgebung distanziert. Wenn Sie über etwas sprechen, das Sie wie einen Hammerhai mit Kabeln aussehen lässt? Dann nein. Das wird nicht funktionieren.“ (Quelle)

Um Board-Footprints gering zu halten, bewegen sich Mikrocontroller kontinuierlich zu kleineren Prozessknoten, während sie anspruchsvollere Funktionalität hinzufügen. Dieser Wandel erhöht unweigerlich den Bedarf an größerem On-Chip-Cache-Speicher. Doch jeder neue Knoten macht die Integration zusätzlicher eingebetteter SRAM schwieriger aufgrund höherer Soft-Error-Raten, geringerer Ausbeute und erhöhtem Stromverbrauch. Kunden fordern auch hochgradig angepasste SRAM-Optionen, was es für MCU-Hersteller unpraktisch macht, jede mögliche Cache-Größe zu bevorraten. Folglich entscheiden sich viele Designer dafür, den Cache auf einen externen SRAM-Chip auszulagern.

Aber ein externer SRAM bringt seinen eigenen Platzverlust mit sich. Mit einem Sechs-Transistor-Zell-Layout lässt das Schrumpfen des SRAM-Die auf einen neueren Knoten immer noch ein klobiges Paket übrig, und die gleichen Zuverlässigkeits- und Stromprobleme, die eingebettete SRAMs betreffen, tauchen wieder auf.

Eine Lösung ist die Kombination des SRAM-Die mit dem MCU-Die in einem Multi-Chip-Package (MCP) oder 3-D-System-in-Package (SiP). Während dieser Ansatz die gesamte Board-Fläche reduzieren kann, erfordert er erhebliche Kapitalinvestitionen und beschränkt die Post-Production-Flexibilität. Das Ersetzen eines einzelnen Die in einem SiP erfordert die Neukvalifizierung des gesamten Pakets, was kostspielig und zeitaufwendig ist.

Gibt es einen Weg, den SRAM extern zu halten, aber die Paketgröße drastisch zu reduzieren? Die Antwort liegt in der Minimierung des Die-zu-Paket-Flächenverhältnisses.

Die fortschrittlichste Methode heute ist Wafer-Level-Chip-Scale-Packaging (WLCSP). WLCSP baut jedes Die unmittelbar nach dem Dicing in ein Paket ein, wodurch Bonddrähte oder Interposer entfallen. Per Design belegt ein Chip-Scale-Package nicht mehr als 20 % größere Fläche als das Die, und moderne Prozesse können nur eine dünne Schicht Bump-Material hinzufügen, wodurch der Footprint praktisch unverändert bleibt.

Abbildung. WLCSP, entwickelt bei Deca Technologies, bewahrt die Die-Fläche und ermöglicht High-Density-Packaging. (Quelle: Deca Technologies/Cypress Semiconductor)

Verglichen mit einem nackten Die bietet ein CSP mehrere Vorteile: einfachere Testbarkeit und Handhabung, geringere Montagekosten und überlegene thermische Leitfähigkeit. Zudem kann, wenn das Die in einem neueren Prozessknoten gefertigt wird, der CSP-Umschlag unverändert bleiben, was einfache Upgrades ohne Neudesign des Pakets ermöglicht.

Für Wearable- und IoT-Anwendungen sind die Volumeneinsparungen beeindruckend. Ein typischer 48-Ball-BGA-SRAM von heute misst 8 mm × 6 mm × 1 mm (48 mm³). In einem WLCSP-Paket passt dasselbe Die in 3,7 mm × 3,8 mm × 0,5 mm, eine Reduktion von rund 85 % im Volumen. Diese Schrumpfung führt direkt zu kleineren PCBs und dünneren Endprodukten.

Folglich wächst die Nachfrage nach WLCSP-basierten SRAMs über Wearables hinaus in breitere IoT-Ökosysteme. Designer, die diese Vorteile nutzen möchten, können Ressourcen wie „Getting Started with Chip-Scale Packages“ für Best Practices konsultieren.