Softwareverbundener Zuverlässigkeitstest auf Waferebene

Ein Schlüsselmaß für die Leistungsfähigkeit von integrierten Halbleiterschaltungen (ICs) ist die Zuverlässigkeit. Da ICs immer kleiner werden und die Chipkomplexität zunimmt, müssen Hersteller sicherstellen, dass sie ihren Kunden weiterhin das gleiche Maß an Zuverlässigkeit für geschäftskritische Endanwendungen bieten können.

Während Zuverlässigkeitstests auf Waferebene seit langem verwendet werden, um Einblicke in die Variabilität von Prozessen und Degradation zu erhalten, zwingen diese gestiegenen Anforderungen durch neue Technologietrends und Chipkomplexität Ingenieure dazu, nach Methoden zu suchen, um die Zuverlässigkeitstestdaten zu erhöhen und gleichzeitig die Kosten zu senken. Gegenwärtige Ansätze gehen Kompromisse zwischen der Anzahl der Kanäle und der Flexibilität ein, aber ein paralleler Ansatz pro Pin ist notwendig, um beides zu erreichen.

Überblick über den Zuverlässigkeitstest auf Waferebene (WLR)

Entlang der Lebensdauer eines ICs gibt es zwei klare Zeiten, in denen mit einer erhöhten Ausfallrate zu rechnen ist:am Anfang mit Defekten während des Herstellungsprozesses und am Ende mit beginnendem Verschleiß des ICs. Optimierungen des Produktionsprozesses erhöhen die Ausbeute, helfen aber nicht zu verstehen, was dazu führt, dass Produkte früher als erwartet verschleißen. Zuverlässigkeitstests geben Aufschluss darüber, welche Prozesse oder Mechanismen einen vorzeitigen IC-Ausfall verursachen könnten, und schätzen die Lebensdauer eines ICs ab.

Die typische Methode, die bei Zuverlässigkeitstests verwendet wird, besteht darin, das Gerät an seinen nutzbaren Grenzen (häufig um Temperatur und Spannung) zu betreiben, um es zum Verschleiß zu zwingen und seine Lebensdauer gegen bekannte Ausfallmechanismen zu modellieren. Diese Tests werden an eingebauten Strukturen im Wafer durchgeführt, um Daten zu sammeln und sicherzustellen, dass sie früher im Herstellungsprozess durchgeführt werden können.

Setup testen

Die üblicherweise getesteten Ausfallmechanismen entsprechen den Standards des Joint Electron Device Engineering Council (JEDEC) für übliche WLR-Beanspruchungen. Dazu gehören zeitabhängiger dielektrischer Durchbruch (TDDB), Hot-Träger-induzierte Degradation (HCI) und Bias-Temperaturinstabilitäten (BTI/NTBI). Der Verdrahtungsaufbau zum Testen dieser Mechanik an Transistoren in einem Wafer umfasst vier Source Measure Units (SMUs), die jeweils mit dem verbunden sind .