Software-gestütztes Wafer-Level-Reliability-Testing für Next-Gen-Halbleiter

Ein Schlüsselmaß für die Leistung in Halbleiter-Integrierten Schaltungen (ICs) ist Zuverlässigkeit. Da ICs weiterhin kleiner werden und die Chipkomplexität zunimmt, müssen Hersteller sicherstellen, dass sie ihren Kunden für missionskritische Endanwendungen weiterhin das gleiche Zuverlässigkeitsniveau bieten können.

Während Wafer-Level-Reliability-Tests lange verwendet wurden, um Einblicke in Prozessvariabilität und Degradation zu geben, treiben diese erhöhten Anforderungen durch neue Technologietrends und Chipkomplexität Ingenieure an, nach Methoden zu suchen, um Reliability-Testdaten zu erhöhen und gleichzeitig Kosten zu senken. Aktuelle Ansätze machen Kompromisse zwischen Kanalanzahl und Flexibilität, aber ein paralleler Pro-Pin-Ansatz ist notwendig, um beides zu adressieren.

Wafer Level Reliability (WLR) Test Überblick

Entlang der Lebensdauer eines IC gibt es zwei klare Zeitpunkte, an denen eine erhöhte Ausfallrate erwartet wird: am Anfang mit Defekten während des Fertigungsprozesses und am Ende, wenn der IC beginnt, sich abzunutzen. Optimierungen des Produktionsprozesses erhöhen den Yield, helfen aber nicht zu verstehen, was Produkte früher als erwartet verschleißen lässt. Reliability-Testing gibt Einblick in Prozesse oder Mechanismen, die vorzeitiges IC-Versagen verursachen könnten, und schätzt die Lebensdauer eines IC.

Die typische Methode im Reliability-Testing besteht darin, das Gerät an seinen nutzbaren Grenzen (oft um Temperatur und Spannung) zu betreiben, um es zu verschleißen und seine Lebensdauer gegen bekannte Ausfallmechanismen zu modellieren. Diese Tests werden an eingebauten Strukturen im Wafer durchgeführt, um Daten zu sammeln und sicherzustellen, dass dies früher im Fertigungsprozess geschehen kann.

Test-Setup

Die üblicherweise getesteten Ausfallmechaniken entsprechen den Standards des Joint Electron Device Engineering Council (JEDEC) für gängige WLR-Stresses. Sie umfassen time-dependent dielectric breakdown (TDDB), hot carrier induced degradation (HCI) und bias temperature instabilities (BTI/NTBI). Die Verkabelung zum Testen dieser Mechaniken an Transistoren in einem Wafer umfasst vier Source Measure Units (SMUs), jede angebunden an die .